1.基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关零损耗器件，其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、P型沟道区（12）和深沟槽隔离区（4-1、4-2），埋氧化层（2）覆盖在P型半导体衬底（1）上，P型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4-1、4-2）设置在埋氧化层（2）上且环绕P型沟道区（12）、N型源区（3）和N型漏区（11）的四周；

在紧靠P型沟道区（12）的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区（3），结深较深；另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区（11），该漏区结深小于P型沟道区（12）或者深沟槽隔离区（4-1、4-2）的厚度；一薄层横向氧化层作为栅氧化层（9）设置在P型沟道区（12）上，覆盖N型源区（3）顶部的局部、P型沟道区（12）的顶部全部、N型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；

在深沟槽隔离区（4-1）顶部全部、N型源区（3）顶部一部分覆盖第一场氧化层（5-1）；

在N型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5-2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、N型漏区（11）顶部一部分覆盖第三场氧化层（5-3）；在N型漏区（11）顶部一部分、深沟槽隔离区（4-2）顶部全部覆盖第四场氧化层（5-4）；N型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5-1）的顶部、部分第二场氧化层（5-2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5-2）的顶部、部分第三场氧化层（5-3）的顶部；N型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5-3）的顶部、部分第四场氧化层（5-4）的顶部。

2.基于SOI工艺的背栅源半浮前栅N-MOSFET射频开关零损耗器件，其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、P型沟道区（12）和深沟槽隔离区（4-1、4-2），埋氧化层（2）覆盖在P型半导体衬底（1）上，P型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4-1、4-2）设置在埋氧化层（2）上且环绕P型沟道区（12）、N型源区（3）和N型漏区（11）的四周；

在紧靠P型沟道区（12）的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区（3），该源区结深小于P型沟道区（12）或者深沟槽隔离区（4-1、4-2）的厚度；另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区（11），结深较深；一薄层横向氧化层作为栅氧化层（9）设置在P型沟道区（12）上，覆盖N型源区（3）顶部的局部、P型沟道区（12）的顶部全部、N型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；

在深沟槽隔离区（4-1）顶部全部、N型源区（3）顶部一部分覆盖第一场氧化层（5-1）；

在N型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5-2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、N型漏区（11）顶部一部分覆盖第三场氧化层（5-3）；在N型漏区（11）顶部一部分、深沟槽隔离区（4-2）顶部全部覆盖第四场氧化层（5-4）；N型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5-1）的顶部、部分第二场氧化层（5-2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5-2）的顶部、部分第三场氧化层（5-3）的顶部；N型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5-3）的顶部、部分第四场氧化层（5-4）的顶部。