1.基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关低损耗器件，其特征在于，包括P 型半导体衬底(1)、埋氧化层(2)、P型沟道区(12)和深沟槽隔离区(4-1、4-2)，埋氧化层(2) 覆盖在P型半导体衬底(1)上，P型沟道区(12)设置在埋氧化层(2)上，深沟槽隔离区(4-1、4_ 2)设置在埋氧化层(2)上且环绕P型沟道区(12)、N型源区(3)和N型漏区(11)的四周；在紧靠P型沟道区(12)的一侧设置一个重掺杂N型半导体区作为M0S器件的N型源区 (3);另一侧设置一个重掺杂N型半导体区作为M0S器件的N型漏区(11)，该漏区结深小于P型 沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;P型沟道区(12)与深沟槽隔离区(4-1、4_ 2)的厚度相同；一薄层横向氧化层作为栅氧化层(9)设置在P型沟道区(12)上，覆盖N型源区 (3)顶部的局部、P型沟道区(12)的顶部全部、N型漏区(11)顶部的局部;一多晶硅层作为M0S 栅(8)设置在栅氧化层(9)之上；在深沟槽隔离区(4-1)顶部全部、N型源区(3)顶部一部分覆盖第一场氧化层(5-1);在N 型源区(3)顶部一部分、栅氧化层(9) 一侧面、M0S栅(8)—侧面、M0S栅(8)顶部一部分覆盖第 二场氧化层(5-2);在M0S栅(8)顶部一部分、M0S栅(8)—侧面、栅氧化层(9) 一侧面、N型漏区 (11)顶部一部分覆盖第三场氧化层(5-3);在N型漏区(11)顶部一部分、深沟槽隔离区(4-2) 顶部全部覆盖第四场氧化层(5-4) ;N型源区(3)顶部的其余部分覆盖金属层作为源电极 (6)，源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;M0S 栅(8)顶部的其余部分覆盖金属层作为栅电极(7)，栅电极(7)覆盖部分第二场氧化层(5-2) 的顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏 电极(10)，漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶 部。

2.基于SOI工艺的背栅源半浮前栅N-M0SFET射频开关低损耗器件，其特征在于，包括P 型半导体衬底(1)、埋氧化层(2)、P型沟道区(12)和深沟槽隔离区(4-1、4-2)，埋氧化层(2) 覆盖在P型半导体衬底(1)上，P型沟道区(12)设置在埋氧化层(2)上，深沟槽隔离区(4-1、4_ 2)设置在埋氧化层(2)上且环绕P型沟道区(12)、N型源区(3)和N型漏区(11)的四周；在紧靠P型沟道区(12)的一侧设置一个重掺杂N型半导体区作为M0S器件的N型源区 (3)，该源区结深小于P型沟道区(12)或者深沟槽隔离区(4-U4-2)的厚度;P型沟道区(12) 与深沟槽隔离区(4-U4-2)的厚度相同；另一侧设置一个重掺杂N型半导体区作为M0S器件 的N型漏区(11); 一薄层横向氧化层作为栅氧化层(9)设置在P型沟道区(12)上，覆盖N型源 区(3)顶部的局部、P型沟道区(12)的顶部全部、N型漏区(11)顶部的局部；一多晶硅层作为 M0S栅(8)设置在栅氧化层(9)之上；在深沟槽隔离区(4-1)顶部全部、N型源区(3)顶部一部分覆盖第一场氧化层(5-1);在N 型源区(3)顶部一部分、栅氧化层(9) 一侧面、M0S栅(8)—侧面、M0S栅(8)顶部一部分覆盖第 二场氧化层(5-2);在M0S栅(8)顶部一部分、M0S栅(8)—侧面、栅氧化层(9) 一侧面、N型漏区 (11)顶部一部分覆盖第三场氧化层(5-3);在N型漏区(11)顶部一部分、深沟槽隔离区(4-2) 顶部全部覆盖第四场氧化层(5-4) ;N型源区(3)顶部的其余部分覆盖金属层作为源电极 (6)，源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;M0S栅 (8)顶部的其余部分覆盖金属层作为栅电极(7)，栅电极(7)覆盖部分第二场氧化层(5-2)的 顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏电 极(10)，漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。