1.一种光多参量传感CMOS单片集成电路，由BDJ光电传感选择单元(1)、电流电压线性转换电路(2)、相关二次采样电路(3)、差分放大输出电路(4)、模式时序控制电路(5)；

所述BDJ光电传感选择单元(1)中，第一输入端11a、第二输入端12a分别与模式时序控制电路(5)的第一输出端51b、第二输出端52b相连，输出端1b与电流电压线性转换电路(2)的第二输入端22a相连；

BDJ光电传感选择单元(1)由浅PN结光电二极管D1、深PN结光电二极管D2、NMOS管N1以及PMOS管P1组成；所述浅PN结光电二极管D1与所述深PN结光电二极管D2共阴极连接，并且作为该BDJ光电传感选择单元(1)的输出端1b，所述深PN结光电二极管D2阳极接地，所述NMOS管N1漏极连接所述浅PN结光电二极管D1阳极，源极接地，所述PMOS管P1源极连接所述浅PN结光电二极管D1阳极，漏极接地，所述NMOS管N1栅极和所述PMOS管P1栅极分别为该BDJ光电传感选择单元(1)的第一输入端11a和第二输入端12a；

所述电流电压线性转换电路(2)中，第一输入端21a接模式时序控制电路(5)的第三输出端53b，第二输入端22a接BDJ光电传感选择单元(1)的输出端1b，输出端2b接相关二次采样电路(3)的第一输入端31a和第二输入端32a；

电流电压线性转换电路(2)由NMOS管N2、N3、N4、N5、N6和PMOS管P2、P3、P4、P5以及电容C1组成；所述PMOS管P2源极接电源VDD，栅极接所述PMOS管P3栅极，漏极接所述PMOS管P4源极，所述PMOS管P4栅极接所述PMOS管P5栅极，漏极与所述NMOS管N3漏极相连，并作为该电流电压线性转换电路(2)的输出端2b，所述NMOS管N3栅极接所述NMOS管N4栅极，源极接所述NMOS管N5漏极，所述NMOS管N5源极接地，栅极作为该电流电压线性转换电路(2)的第二输入端22a，所述PMOS管P3源极接电源VDD，栅漏短接，漏极接所述PMOS管P5源极，所述PMOS管P5栅漏短接，漏极接所述NMOS管N4漏极，所述NMOS管N4栅漏短接，源极接所述NMOS管N6漏极，所述NMOS管N6栅漏短接，源极接地，所述NMOS管N2漏极与所述电容C1一端接该电流电压线性转换电路(2)的输出端2b，所述NMOS管N2漏极与所述电容C1另一端接该电流电压线性转换电路(2)的输入端22a，所述NMOS管N2栅极作为该电流电压线性转换电路(2)的第一输入端21a；

所述相关二次采样电路(3)中，第一输入端31a和第二输入端32a与电流电压线性转换电路(2)的输出端2b相连，第三输入端33a与模式时序控制电路(5)的第三输出端53b相连，第一输出端31b、第二输出端32b分别与差分放大输出电路(4)第一输入端41a、第二输入端

42a相连；

相关二次采样电路(3)由PMOS管P6、P7、P8和NMOS管N7、N8、N9以及电容C2、C3组成；所述PMOS管P6源极接电源VDD，栅极与所述NMOS管N7栅极相连，并引出端口作为该相关二次采样电路(3)的第三输入端33a，所述NMOS管N7源极接地，漏极接所述PMOS管P6漏极，并与所述PMOS管P7栅极和所述NMOS管N9栅极相连，所述PMOS管P7源极接所述NMOS管N8漏极，并引出端口作为该相关二次采样电路(3)的第一输入端31a，所述PMOS管P7漏极接所述NMOS管N8源极，并引出端口作为该相关二次采样电路(3)的第一输出端31b，所述NMOS管N8与所述PMOS管P8栅极相互连接，并共同连接至该相关二次采样电路(3)的第三输入端33a，所述PMOS管P8源极与所述NMOS管N9漏极相连，并引出端口作为该相关二次采样电路(3)的第二输入端

32a，所述PMOS管P8漏极与所述NMOS管N9源极相连，并引出端口作为该相关二次采样电路(3)的第二输出端32b，所述电容C2、C3一端分别接该相关二次采样电路(3)的第一输出端

31b、第二输出端32b，所述电容C2、C3另一端都接地；

所述差分放大输出电路(4)中，第一输入端41a、第二输入端42a分别接相关二次采样电路(3)第一输出端31b、第二输出端32b，输出端OUTPUT为该差分放大输出电路(4)的输出端，同时也是本发明光多参量传感集成电路的输出端；

差分放大输出电路(4)由NMOS管N10、N11、N12、N13、N14、N15、N16和PMOS管P9、P10、P11、P12、P13、P14、P15组成；所述PMOS管P9源极接电源VDD，栅极接所述PMOS管P12栅极，所述PMOS管P10源极接所述PMOS管P11源极且连接至所述PMOS管P9漏极，所述PMOS管P10栅极接所述NMOS管N10栅极，所述PMOS管P11栅极接所述NMOS管N11栅极，所述NMOS管N10栅极作为该差分放大输出电路(4)的第一输入端41a，源极接所述NMOS管N11源极且连接至所述NMOS管N12漏极，所述NMOS管N11栅极作为该差分放大输出电路(4)的第二输入端42a，所述NMOS管N12源极接地，栅极接所述NMOS管N15栅极，所述PMOS管P12源极接电源VDD，栅漏短接，栅极接所述PMOS管P13栅极，漏极接所述PMOS管P14源极，并引出端口接所述NMOS管N10漏极，所述PMOS管P14栅极接所述PMOS管P15栅极，栅漏短接，漏极接所述NMOS管N13漏极，所述NMOS管N13栅漏短接，栅极接所述NMOS管N14栅极，源极接所述NMOS管N15漏极，并引出端口接所述PMOS管P10漏极，所述NMOS管N15栅漏短接，栅极接所述NMOS管N16栅极，源极接地，所述PMOS管P13源极接电源VDD，漏极接所述PMOS管P15源极，并引出端口接所述NMOS管N11漏极，所述PMOS管P15漏极接所述NMOS管N14漏极，并引出端口作为整个电路的输出端OUTPUT，所述NMOS管N14源极接所述NMOS管N16漏极，并引出端口接所述PMOS管P11漏极，所述NMOS管N16源极接地；

所述模式时序控制电路(5)的第一输入端Sel为测试模式选择端口，第二输入端CLK输入时钟信号，第一输出端51b、第二输出端52b接BDJ光电传感选择单元(1)的第一输入端

11a、第二输入端12a，第三输出端53b接电流电压线性转换电路(2)的第一输入端21a和相关二次采样电路(3)的第三输入端33a；

模式时序控制电路(5)由PMOS管P16、P17、P18、P19、P20、P21、P22、P23、P24、P25、P26、P27和NMOS管N17、N18、N19、N20、N21、N22、N23、N24、N25、N26、N27、N28以及电容C4、C5、C6、C7组成；所述PMOS管P16源极接电源VDD，栅极接所述NMOS管N17栅极，并与第一输入端Sel相连且作为该模式时序控制电路(5)的第二输出端52b，所述PMOS管P16漏极与所述NMOS管N17漏极相连，并且引出端口作为该模式时序控制电路(5)的第一输出端51b，所述NMOS管N17源极接地，所述PMOS管P17源极接电源VDD，栅极接所述NMOS管N18栅极，并引出端口接第二输入端CLK，所述PMOS管P17漏极接所述NMOS管N18漏极，并引出端口接所述PMOS管P21栅极和所述NMOS管N19栅极，所述NMOS管N18源极接地，所述PMOS管P18源极接电源VDD，栅极接所述NMOS管N20栅极，并与所述PMOS管P22漏极和所述NMOS管N23漏极连接，所述PMOS管P18漏极接所述PMOS管P19源极，所述PMOS管P19栅极接第二输入端CLK，漏极接所述NMOS管N19漏极，并引出端口接所述电容C4一端和所述PMOS管P20栅极以及所述NMOS管N22栅极，所述NMOS管N19源极接所述NMOS管N20漏极，所述NMOS管N20源极接地，所述电容C4另一端接地，所述PMOS管P20源极接电源VDD，栅极接所述NMOS管N22栅极，漏极接所述PMOS管P21源极，所述PMOS管P21漏极接所述NMOS管N21漏极，并连至所述电容C5一端以及所述PMOS管P22栅极和所述NMOS管N23栅极，所述NMOS管N21栅极接第二输入端CLK，源极接所述NMOS管N22漏极，所述NMOS管N22源极接地，所述电容C5另一端接地，所述PMOS管P22源极接电源VDD，栅极接所述NMOS管N23栅极，并连接至所述PMOS管P24栅极和所述NMOS管N26栅极，所述PMOS管P22漏极接所述NMOS管N23漏极，并连接所述PMOS管P26栅极和所述NMOS管N24栅极，所述NMOS管N23源极接地，所述PMOS管P23源极接电源VDD，栅极接所述NMOS管N25栅极，并连至所述PMOS管P27漏极和所述NMOS管N28漏极，所述PMOS管P23漏极接所述PMOS管P24源极，所述PMOS管P24漏极接所述NMOS管N24漏极，并连至所述电容C6一端以及所述PMOS管P25栅极和所述NMOS管N27栅极，所述NMOS管N24源极接所述NMOS管N25漏极，所述NMOS管N25源极接地，所述电容C6另一端接地，所述PMOS管P25源极接电源VDD，栅极接所述NMOS管N27栅极，漏极接所述PMOS管P26源极，所述PMOS管P26漏极接所述NMOS管N26漏极，且引出端口连至所述电容C7一端以及所述PMOS管P27栅极和所述NMOS管N28栅极，该端口同时作为该模式时序控制电路(5)的第三输出端53b，所述NMOS管N26源极接所述NMOS管N27漏极，所述NMOS管N27源极接地，所述电容C7另一端接地，所述PMOS管P27源极接电源VDD，栅极和漏极分别接所述NMOS管N28栅极和漏极，所述NMOS管N28源极接地。