1.一种可编程增益放大装置，其特征在于：包括可编程增益放大器(10)、可变跨导匹配电路(11)、频率调谐电路(12)、固定跨导匹配电路(13)、第一固定增益放大器(14)、第二固定增益放大器(15)、第一缓冲器(16)和第二缓冲器(17)，所述可编程增益放大装置的正极输入端分为两路，第一路与第一固定增益放大器(14)的一个输入端连接，第二路经选通开关S1后分为两路，第一路与所述第一固定增益放大器(14)的一个输出端连接，第二路经选通开关S2后与所述第二固定增益放大器(15)的一个输出端连接；所述可编程增益放大装置的负极输入端分为两路，第一路与第一固定增益放大器(14)的另一个输入端连接，第二路经选通开关S3后分为两路，第一路与所述第一固定增益放大器(14)的另一个输出端连接，第二路经选通开关S4后与所述第二固定增益放大器(15)的另一个输出端连接；所述第一固定增益放大器(14)的一个输出端与所述第二固定增益放大器(15)的一个输入端连接，所述第一固定增益放大器(14)的另一个输出端与所述第二固定增益放大器(15)的另一个输入端连接；电源VDD分为两路，第一路经选通开关 后与所述第一固定增益放大器(14)的一个可控端连接，第二路经选通开关 后与所述第二固定增益放大器(15)的一个可控端连接；所述固定跨导匹配电路(13)的输出端分为两路，第一路与所述第一固定增益放大器(14)的另一个控制输入端连接，第二路与所述第二固定增益放大器(15)的另一个控制输入端连接；所述第二固定增益放大器(15)的一个输出端与所述第一缓冲器(16)的一个输入端连接，所述第一缓冲器(16)的另一个输入端与所述第一缓冲器(16)的输出端连接，所述第一缓冲器(16)的输出端与所述可编程增益放大器(10)的一个输入端连接；所述第二固定增益放大器(15)的另一个输出端与所述第二缓冲器(17)的一个输入端连接，所述第二缓冲器(17)的另一个输入端与所述第二缓冲器(17)的输出端连接，所述第二缓冲器(17)的输出端与所述可编程增益放大器(10)的另一个输入端连接；所述可编程增益放大器(10)的正极输出端为所述增益放大装置的正极输出端，所述可编程增益放大器(10)的负极输出端为所述增益放大装置的负极输出端；所述频率调谐电路(12)的输出端与所述可编程增益放大器(10)的一个控制输入端连接，所述可变跨导匹配电路(11)的输出端与所述可编程增益放大器(10)的一个控制输入端连接；

所述固定跨导匹配电路(13)包括第二晶体管P1，所述第二晶体管P1的源极接VDD，所述第二晶体管P1的栅极以及漏极与第二晶体管P2的源极连接，所述第二晶体管P2的栅极以及漏极连接后分为三路，第一路与电阻R1的一端连接，第二路与跨导单元的正极输入端连接，第三路与上支路的第二电阻RG的一端连接；所述电阻R1的另一端分为两路，第一路与电阻R2的一端连接，第二路与所述跨导单元的Vref端连接；所述电阻R2的另一端分为三路，第一路与第二晶体管P3的源极连接，第二路与跨导单元的负极输入端连接，第三路与下支路的第二电阻RG的一端连接，第二晶体管P3的栅极以及漏极与第二晶体管P4的源极连接，第二晶体管P4的栅极以及漏极接地；所述上支路的第二电阻RG的另一端分为三路，第一路与跨导单元的负极输出端连接，第二路与全差分放大器的正极输入端连接，第三路与上支路的第二电容C1的一端连接，上支路的第二电容C1的另一端分别与全差分放大器的负极输出端以及放大器的正极输入端连接，所述下支路的第二电阻RG的另一端分为三路，第一路与跨导单元的正极输出端连接，第二路与全差分放大器的负极输入端连接，第三路与下支路的第二电容C1的一端连接，下支路的第二电容C1的另一端分别与全差分放大器的正极输出端以及放大器的负极输入端连接，所述放大器的输出端为所述固定跨导匹配电路(13)的输出端。

2.如权利要求1所述的可编程增益放大装置，其特征在于：所述第一固定增益放大器(14)和第二固定增益放大器(15)的电路结构相同，第一固定增益放大器(14)由全差分放大器(140)、低通滤波器(141)、第一减法器(142)和第二减法器(143)组成；全差分放大器(140)采用高带宽的开环结构，在输入级并联线性补偿电路来提高全差分放大器(140)的线性度；固定跨导匹配电路(13)为第一固定增益放大器(14)和第二固定增益放大器(15)提供电压控制信号，使得第一固定增益放大器(14)和第二固定增益放大器(15) 的增益等于两个电阻的比值，因此该增益不受工艺和温度的影响，可以被很好的控制；所述可编程增益放大器(10)采用高线性度的闭环结构，由灵活运算放大器(100)、第一电阻阵列(101)、第二电阻阵列(102)和译码器(103)组成；灵活运算放大器(100)由多个以二值权重并联的可配置运算放大器组成，可配置运算放大器由多个以二值权重并联的可切换运算放大器组成；可切换运算放大器在输入级加入线性补偿电路来提高可编程增益放大器(10)的线性度；可编程增益放大器(10)的带宽和功耗可以在较宽的范围内进行配置；可变跨导匹配电路(11)为可编程增益放大器(10)提供电压控制信号，频率调谐电路(12)为可编程增益放大器(10)提供数字控制信号，实现了可编程增益放大器(10)的带宽精确可控可调和增益变化时带宽保持不变的功能；可编程增益放大器(10)的增益从最大值变化到最小值时，可编程增益放大器(10)的功耗也从最大值变化到最小值，实现了可编程增益放大器(10)功耗的优化配置。

3.如权利要求2所述的可编程增益放大装置，其特征在于：所述可编程增益放大器(10)为全差分放大器，其增益控制信号BitG[L:0]经所述译码器(103)分成两路，分别为第一电阻控制信号BitR[K:0]和第二电阻控制信号BitR[K:0]，第一电阻控制信号BitR[K:0]与所述第一电阻阵列(101)连接，第二电阻控制信号BitR[K:0]与所述第二电阻阵列(102)连接；

第一电阻阵列(101)和第二电阻阵列(102)的电路结构相同，第一电阻阵列(101)由第一Ra_array和第一Rb_array组成，第二电阻阵列(102)由第二Ra_array和第二Rb_array组成，可编程增益放大器(10)的Vin+输入端与第一电阻阵列(101)中第一Ra_array的一端连接，所述第一Ra_array的另一端分为两路，第一路与所述灵活运算放大器(100)的正极输入端连接，第二路经第一Rb_array与所述灵活运算放大器(100)的负极输出端连接，所述灵活运算放大器(100)的Cc1A端经第一电容阵列Cc_array与所述灵活运算放大器(100)的Cc1 B端连接，所述灵活运算放大器(100)的负极输出端为所述可编程增益放大器(10)的Vout‑输出端；可编程增益放大器(10)的Vin‑输入端与第二电阻阵列(102)中第二Ra_array的一端连接，所述第二Ra_array的另一端分为两路，第一路与所述灵活运算放大器(100)的负极输入端连接，第二路经第二Rb_array与所述灵活运算放大器(100)的正极输出端连接，所述灵活运算放大器(100)的Cc2A端经第二电容阵列Cc_array与所述灵活运算放大器(100)的Cc2B端连接，所述灵活运算放大器(100)的正极输出端为所述可编程增益放大器(10)的Vout+输出端。

4.如权利要求1所述的可编程增益放大装置，其特征在于：所述可变跨导匹配电路(11)包括可配置跨导单元(110)、全差分放大器(111)、放大器(112)、编码器(113)、偏置电路(114)、第三电阻阵列(115)、第四电阻阵列(116)，所述第三电阻阵列(115)和第四电阻阵列(116)的电路结构相同，均为第一电阻阵列(101)中的Ra_array；所述偏置电路(114)中第一晶体管P1的源极接VDD，所述第一晶体管P1的栅极以及漏极与第一晶体管P2的源极连接，所述第一晶体管P2的栅极以及漏极连接后分为三路，第一路与第一电阻RG的一端连接，第二路与可配置跨导单元(110)的正极输入端连接，第三路与第四电阻阵列(116)的一端连接；

第四电阻阵列(116)的另一端分为三路，第一路与所述可配置跨导单元(110)的负极输出端连接，第二路与全差分放大器(111)的正极输入端连接，第三路与第一电容C1的一端连接，所述第一电容C1的另一端分为两路，第一路与所述全差分放大器(111)的负极输出端连接，第二路与放大器(112)的正极输入端连接；第一电阻RG的另一端分为两路，第一路与所述可配置跨导单元(110)的Vref端连接，第二路与另一个第一电阻RG的一端连接；第一晶体管P4的栅极和漏极接地，第一晶体管P4的源极与第一晶体管P3的栅极和漏极连接，所述第一晶体管P3的源极分为两路，第一路与所述可配置跨导单元(110)的负极输入端连接，第二路与第三电阻阵列(115)的一端连接；第三电阻阵列(115)的另一端分为三路，第一路与所述可配置跨导单元(110)的正极输出端连接，第二路与全差分放大器(111)的负极输入端连接，第三路与另一个第一电容C1的一端连接；另一个第一电容C1的另一端分为两路，第一路与所述全差分放大器(111)的正极输出端连接，第二路与所述放大器(112)的负极输入端连接，所述放大器(112)的输出端与所述可配置跨导单元(110)的Vbias端连接，所述Vbias端接收由译码器(103)编译出的第一电阻控制信号BitR[K:0]或第二电阻控制信号BitR[K:0]，接收的第一电阻控制信号BitR[K:0]或第二电阻控制信号BitR[K:0]输出为三路，第一路与所述第三电阻阵列(115)的控制端连接，第二路与所述第四电阻阵列(116)的控制端连接，第三路经编码器(113)后生成输出信号BitGm[M:0]与所述可配置跨导单元(110)的BitGm[M:0]端连接。