1.一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，其特征在于，所述带隙基准核心模块包括第一双极型晶体管（Q1）、第二双极型晶体管（Q2）、第三双极型晶体管（Q3）、第一电阻（R1）、第二电阻（R2）、第三电阻（R3）、第一电容（C1）、第二电容（C2）、第一NMOS管（MN1）、第二NMOS管（MN2）、第三NMOS管（MN3）、第一PMOS管（MP1）、第二PMOS管（MP2）、第三PMOS管（MP3）、第四PMOS管（MP4）、第五PMOS管（MP5）和第六PMOS管（MP6），第一NMOS管（MN1）的栅极连接启动信号（START），其漏极连接第二PMOS管（MP2）的栅极、第一PMOS管（MP1）的栅极和漏极，其源极连接第三双极型晶体管（Q3）的集电极；

第二PMOS管（MP2）的源极连接第一PMOS管（MP1）的源极并连接供电电压（VDD），其漏极连接第三PMOS管（MP3）、第四PMOS管（MP4）、第五PMOS管（MP5）和第六PMOS管（MP6）的源极并通过第一电容（C1）后接地；

第三双极型晶体管（Q3）的基极连接第一双极型晶体管（Q1）和第二双极型晶体管（Q2）的基极、第六PMOS管（MP6）的栅极和漏极以及第三NMOS管（MN3）的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻（R3）后接地；

第二NMOS管（MN2）的栅漏短接并连接第五PMOS管（MP5）的漏极和第三NMOS管（MN3）的栅极，其源极和第三NMOS管（MN3）的源极接地；

第一双极型晶体管（Q1）的集电极连接第五PMOS管（MP5）的栅极和第三PMOS管（MP3）的漏极并通过第二电容（C2）后接地，其发射极通过第二电阻（R2）后接地；

第二双极型晶体管（Q2）的集电极连接第四PMOS管（MP4）的栅极和漏极以及第三PMOS管（MP3）的栅极，其发射极通过第一电阻（R1）后连接第一双极型晶体管（Q1）的发射极；

所述启动电路由所述启动信号（START）控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管（MP1）和第四PMOS管（MP4）的栅极电位，同时控制电流流过第一双极型晶体管（Q1）、第二双极型晶体管（Q2）和第三双极型晶体管（Q3）的基极，启动完成后退出；

所述启动电路模块包括第四NMOS管（MN4）、第五NMOS管（MN5）、第六NMOS管（MN6）、第七NMOS管（MN7）、第八NMOS管（MN8）、第九NMOS管（MN9）、第四双极型晶体管（Q4）、第五双极型晶体管（Q5）、第六双极型晶体管（Q6）、第四电阻（R4）、第五电阻（R5）、第六电阻（R6）、和反相器（INV），反相器（INV）的输入端连接所述启动信号（START），其输出端连接第七NMOS管（MN7）的栅极；

第六NMOS管（MN6）的栅漏短接并连接第九NMOS管（MN9）的源极，其源极连接第七NMOS管（MN7）的漏极和所述带隙基准核心模块中第一双极型晶体管（Q1）的基极；

第九NMOS管（MN9）的栅极连接第四NMOS管（MN4）的栅极和漏极并通过第五电阻（R5）后连接第八NMOS管（MN8）的源极，其漏极通过第六电阻（R6）后连接供电电压（VDD）；

第八NMOS管（MN8）的栅极连接所述启动信号（START），其漏极通过第四电阻（R4）后连接供电电压（VDD）；

第五NMOS管（MN5）的栅漏短接并连接第四NMOS管（MN4）的源极，其源极连接第四双极型晶体管（Q4）和第五双极型晶体管（Q5）的基极以及第六双极型晶体管（Q6）的基极和集电极；

第四双极型晶体管（Q4）的集电极连接所述带隙基准核心模块中第四PMOS管（MP4）的栅极，其发射极连接第五双极型晶体管（Q5）的发射极和所述带隙基准核心模块中第一双极型晶体管（Q1）的发射极；

第五双极型晶体管（Q5）的集电极连接所述带隙基准核心模块中第一NMOS管（MN1）的源极；

第七NMOS管（MN7）的源极和第六双极型晶体管（Q6）的发射极接地。

2.根据权利要求1所述的提升电源抑制比的带隙基准源，其特征在于，所述第八NMOS管（MN8）和第九NMOS管（MN9）为高压管。