1.一种细时间测量的电路，包括锁相环和信号处理模块；其特征在于：还包括细时间计数模块和编码电路模块；所述的信号处理模块包括第一采集D触发器、第二采集D触发器、第一异或门、第二异或门、第三异或门、与门和大延迟选择器；所述第一采集D触发器的时钟端接锁相环的0°时钟输出端；所述第二采集D触发器的时钟端接锁相环的180°时钟输出端；第一异或门的第一输入端、第二输入端与第一采集D触发器的输入端、输出端分别相连；第二异或门的第一输入端、第二输入端与第二采集D触发器的输入端、输出端分别相连；第一异或门的输出端接与门的第一输入端、第三异或门的第一输入端及大延迟选择器的第一数据输入端；第二异或门的输出端接第三异或门的第二输入端及大延迟选择器的第二数据输入端；第三异或门的输出端接与门的第二输入端；与门的输出端接大延迟选择器的地址输入端；大延迟选择器的输出端即为信号处理模块的延迟信号输出端；

所述的细时间计数模块包括n个延迟单元、n个第一细算D触发器和n个第二细算D触发器；n个延迟单元依次排序并首尾依次相连；位于首端的延迟单元的输入端接信号处理模块的延迟信号输出端；n个第一细算D触发器的输入端与n个延迟单元的输出端分别相连；n个第二细算D触发器的输入端与n个延迟单元的输出端分别相连；n个第一细算D触发器的时钟端均接锁相环的0°时钟输出端；n个第二细算D触发器的时钟端均接锁相环的180°时钟输出端；

所述的编码电路模块包括第一整合选择器组、第二整合选择器组、第一移位寄存器、第二移位寄存器、第一计数器、第二计数器、第一输出选择器、第二输出选择器、第一反向器、第二反向器和加法器；所述的第一整合选择器组包括n个第一整合选择器；所述的第二整合选择器组包括n个第二整合选择器；n个第一整合选择器的第一数据输入端与n个第二细算D触发器的输出端分别相连，第二数据输入端与n个第一细算D触发器的输出端分别相连；n个第二整合选择器的第一数据输入端与n个第一细算D触发器的输出端分别相连，第二数据输入端与n个第二细算D触发器的输出端分别相连；n个第一整合选择器及n个第二整合选择器均接中位细算D触发器的输出端；中位细算D触发器是与第a个延迟单元相连的第一细算D触发器；a为n/2向上取整所得值；所述加法器的第一输入端接第一输出选择器的输出端；加法器的第二输入端接存储器的输出端；

n个第一整合选择器的输出端均接第一移位寄存器的输入端；第一移位寄存器的输出端接第一计数器的输入端及第一反向器的输入端；第一计数器的输出端接第一输出选择器的第一数据输入端；第一反向器的输出端接第一输出选择器的地址输入端；n个第二整合选择器的输出端均接第二移位寄存器的输入端；第二移位寄存器的输出端接第二计数器的输入端及第二反向器的输入端；第二计数器的输出端接第二输出选择器的第一输入端；第二反向器的输出端接第二输出选择器的地址输入端；第一输出选择器及第二输出选择器的第二输入端均接地。

2.根据权利要求1所述的一种细时间测量的电路，其特征在于：所述锁相环PLL的输出时钟的周期为T，2ns≤T≤10ns；n个延迟单元的延迟时间均为τ，1ps≤τ≤100ps，n·τ＞T。

3.根据权利要求2所述的一种细时间测量的电路，其特征在于：所述存储器的输出端输出数值为

4.根据权利要求1所述的一种细时间测量的电路，其特征在于：所述第一采集D触发器及第二采集D触发器的输入端即为信号处理模块的信号输入接口。