1.一种浮地型分数阶忆阻器的等效电路，其特征在于所述浮地型分数阶忆阻器的等效电路分别设有浮地型分数阶忆阻器的等效电路的端子A、浮地型分数阶忆阻器的等效电路的端子D、浮地型分数阶忆阻器的等效电路的端子B、浮地型分数阶忆阻器的等效电路的端子C和浮地型分数阶忆阻器的等效电路的端子GND；

所述浮地型分数阶忆阻器的等效电路的端子A和第二电阻(1)的端子R21连接，第二电阻(1)的端子R22和第一电流传输器(2)的端子E1-连接，第一电流传输器(2)的端子E1i和第一电阻(3)的端子R12连接；第一电流传输器(2)的端子E1o分别与第一乘法器(4)的端子M0、压控移相器(6)的端子 第三加法器(11)的端子B2、第五乘法器(17)的端子M4、减法器(16)的端子T1、频率/电压转换器(23)的端子Fi和第二电流传输器(13)的端子E2+连接；频率/电压转换器(23)的端子Vo和第三运算模块(22)的端子T31连接，第三运算模块(22)的端子T32和第二乘法器(20)的端子M1连接；

第一乘法器(4)的端子N0和第一运算模块(21)的端子T12连接，第一乘法器(4)的端子P0分别与第一加法器(5)的端子A0和第三乘法器(19)的端子M2连接，第三乘法器(19)的端子N2与第二乘法器(20)的端子P1连接；第一加法器(5)的端子B0和第三乘法器(19)的端子P2连接，第一加法器(5)的端子D0和第四乘法器(7)的端子M3连接，第四乘法器(7)的端子N3和压控移相器(6)的端子 连接，第四乘法器(7)的端子P3和放大模块(8)的端子K11连接，放大模块(8)的端子K12和第二加法器(9)的端子A1连接；

第二加法器(9)的端子B1和减法器(16)的端子C1连接，第二加法器(9)的端子D1和第七乘法器(10)的端子M6连接，第七乘法器(10)的端子P6和第三加法器(11)的端子A2连接，第七乘法器(10)的端子N6和第二运算模块(14)的端子T22连接，减法器(16)的端子S1和第五乘法器(17)的端子P4连接，第五乘法器(17)的端子N4和第六乘法器(18)的端子P5连接，第三加法器(11)的端子D2和第三电流传输器(12)的端子E3+连接；第三电流传输器(12)的端子E3i和第二电流传输器(13)的端子E2i连接，第二电流传输器(13)的端子E2-和第三电阻(15)的端子R32连接；

所述浮地型分数阶忆阻器的等效电路的端子B分别与第一运算模块(21)的端子T11、第二乘法器(20)的端子N1、压控移相器(6)的端子 第六乘法器(18)的端子N5和第二运算模块(14)的端子T21连接；

所述浮地型分数阶忆阻器的等效电路的端子D和第三电流传输器(12)的端子E3-连接；

所述浮地型分数阶忆阻器的等效电路的端子GND和第一电流传输器(2)的端子E1+、第一电阻(3)的端子R11、第三电阻(15)的端子R31分别连接；

所述浮地型分数阶忆阻器的等效电路的端子C和第六乘法器(18)的端子M5连接。

2.根据权利要求1所述的浮地型分数阶忆阻器的等效电路，其特征在于所述第一运算模块(21)由第一电压源(24)、第四电阻(25)、第五电阻(26)、第一运算放大器(27)、第七电阻(28)和第六电阻(29)组成；

第六电阻(29)的端子R62分别与第一运算放大器(27)的端子V1-和第七电阻(28)的端子R71连接；第一电压源(24)的端子U1和第四电阻(25)的端子R41连接，第四电阻(25)的端子R42分别与第五电阻(26)的端子R51和第一运算放大器(27)的端子V1+连接；

第五电阻(26)的端子R52和浮地型分数阶忆阻器的等效电路的端子GND连接；

所述第一运算模块(21)的两端分别设有端子T11和端子T12；第六电阻(29)的端子R61和第一运算模块(21)的端子T11连接，第一运算放大器(27)的端子V1o和第七电阻(28)的端子R72与第一运算模块(21)的端子T12连接。

3.根据权利要求1所述的浮地型分数阶忆阻器的等效电路，其特征在于所述第二运算模块(14)由第二电压源(30)、第八电阻(31)、第九电阻(32)、第二运算放大器(33)、第十一电阻(34)和第十电阻(35)组成；

第十电阻(35)的端子R102分别与第二运算放大器(33)的端子V2-和第十一电阻(34)的端子R111连接；第二电压源(30)的端子U2和第八电阻(31)的端子R81连接，第八电阻(31)的端子R82分别与第九电阻(32)的端子R91和第二运算放大器(33)的端子V2+连接；

第九电阻(32)的端子R92和浮地型分数阶忆阻器的等效电路的端子GND连接；

所述第二运算模块(14)的两端分别设有端子T21和端子T22，第十电阻(35)的端子R101和第二运算模块(14)的端子T21连接，第二运算放大器(33)的端子V2o和第十一电阻(34)的端子R112与第二运算模块(14)的端子T22连接。

4.根据权利要求1所述的浮地型分数阶忆阻器的等效电路，其特征在于所述第三运算模块(22)由第三电压源(36)、第十二电阻(37)、第十三电阻(38)、第十六电阻(39)、第十七电阻(40)、第四运算放大器(41)、第三运算放大器(42)、第十五电阻(43)和第十四电阻(44)组成；

第十二电阻(37)的端子R122分别与第三运算放大器(42)的端子V3+和第十三电阻(38)的端子R131连接；第三电压源(36)的端子U3和第十四电阻(44)的端子R141连接，第十四电阻(44)的端子R142分别与第三运算放大器(42)的端子V3-和第十五电阻(43)的端子R151连接，第三运算放大器(42)的端子V3o和第十五电阻(43)的端子R152与第十六电阻(39)的端子R161连接；第十六电阻(39)的端子R162分别与第四运算放大器(41)的端子V4-和第十七电阻(40)的端子R171连接；

第四运算放大器(41)的端子V4+和第十三电阻(38)的端子R132与浮地型分数阶忆阻器的等效电路的端子GND连接；

所述第三运算模块(22)的两端分别设有端子T31和端子T32，第十二电阻(37)的端子R121和第三运算模块(22)的端子T31连接，第十七电阻(40)的端子R172和第四运算放大器(41)的端子V4o与第三运算模块(22)的端子T32连接。

5.根据权利要求1所述的浮地型分数阶忆阻器的等效电路，其特征在于所述放大模块(8)由第十八电阻(45)、第十九电阻(46)、第二十电阻(47)、第二十一电阻(48)、第六运算放大器(49)和第五运算放大器(50)组成；

第十八电阻(45)的端子R182分别与第五运算放大器(50)的端子V5-和第十九电阻(46)的端子R191连接；第五运算放大器(50)的端子V5o和第十九电阻(46)的端子R192与第二十电阻(47)的端子R201连接，第二十电阻(47)的端子R202分别与第六运算放大器(49)的端子V6-和第二十一电阻(48)的端子R211连接；

第五运算放大器(50)的端子V5+和第六运算放大器(49)的端子V6+分别与浮地型分数阶忆阻器的等效电路的端子GND连接；

所述放大模块(8)的两端分别设有端子K11和端子K12，第十八电阻(45)的端子R181和放大模块(8)的端子K11连接，第六运算放大器(49)的端子V6o和第二十一电阻(48)的端子R212与放大模块(8)的端子K12连接。

6.根据权利要求1所述的浮地型分数阶忆阻器的等效电路，其特征在于所述压控移相器(6)由第一结型场效应晶体管(51)、第一电容(52)、第二十二电阻(53)、第二十三电阻(54)、第七运算放大器(55)、第二十五电阻(56)、第二十四电阻(57)、第二结型场效应晶体管(58)和第二电容(59)组成；

第一结型场效应晶体管(51)的端子G12分别与第一电容(52)的端子C11和第二十二电阻(53)的端子R221连接，第二十二电阻(53)的端子R222分别与第七运算放大器(55)的端子V7+和第二十三电阻(54)的端子R231连接；第二电容(59)的端子C22分别与第二结型场效应晶体管(58)的端子G21和第二十四电阻(57)的端子R241连接，第二十四电阻(57)的端子R242分别与第七运算放大器(55)的端子V7-和第二十五电阻(56)的端子R251连接；

第一电容(52)的端子C12、第二结型场效应晶体管(58)的端子G22和第二十三电阻(54)的端子R232分别与所述浮地型分数阶忆阻器的等效电路的端子GND连接；

所述压控移相器(6)分别设有端子 端子 和端子 第一结型场效应晶体管(51)的端子G11和第二电容(59)的端子C21分别与压控移相器(6)的端子 连接，第一结型场效应晶体管(51)的端子G13和第二结型场效应晶体管(58)的端子G23分别与压控移相器(6)的端子 连接，第七运算放大器(55)的端子V7o和第二十五电阻(56)的端子R252与压控移相器(6)的端子 连接。

7.一种如权利要求1所述的浮地型分数阶忆阻器的等效电路的使用方法，其特征在于使用时，在浮地型分数阶忆阻器的等效电路的端子B与浮地型分数阶忆阻器的等效电路的端子GND之间加有分数阶忆阻器阶次的控制信号α＇，在浮地型分数阶忆阻器的等效电路的端子C与浮地型分数阶忆阻器的等效电路的端子GND之间加有分数阶忆阻器状态变量初始值的控制信号x0＇，在浮地型分数阶忆阻器的等效电路的端子A与浮地型分数阶忆阻器的等效电路的端子D之间加有激励电压v(t)；

所述浮地型分数阶忆阻器的等效电路的忆阻值Rm：

式(1)中：R1表示第一电阻(3)的电阻值，

R2表示第二电阻(1)的电阻值，

I表示施加的激励电压v(t)所产生的电流i(t)的幅值，

f表示施加的激励电压v(t)所产生的电流i(t)的频率值，

t表示以秒为单位的时间值，

T1表示第一运算模块(21)的电压输出值，

T2表示第二运算模块(14)的电压输出值，

T3表示第三运算模块(22)的电压输出值，

K1表示放大模块(8)的电压放大倍数，

α表示分数阶忆阻器的分数阶阶次，所述分数阶阶次等于分数阶忆阻器阶次的控制信号α＇的电压值，

x0表示分数阶忆阻器状态变量的初始值，所述状态变量的初始值等于分数阶忆阻器状态变量初始值的控制信号x0＇的电压值。