1.一种利用三相双轨预充逻辑实现的全减器，其特征在于包括两个异或门、三个与非门、两个预置数/复位电路和九个缓冲器，每个所述的异或门和每个所述的与非门的工作逻辑分别为三相双轨预充逻辑，每个所述的异或门和每个所述的与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、放电控制端、求值控制端、输出端和反相输出端，每个所述的预置数/复位电路分别具有第一输入端、第二输入端、第三输入端、第四输入端和输出端；将两个所述的异或门分别称为第一异或门和第二异或门，将三个所述的与非门分别称为第一与非门、第二与非门和第三与非门，将两个所述的预置数/复位电路分别称为第一预置数/复位电路和第二预置数/复位电路，将九个所述的缓冲器分别称为第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器和第九缓冲器；所述的第一异或门的第一输入端和所述的第二与非门的第一反相输入端连接且其连接端为所述的全减器的第一输入端，用于接入被减数，所述的第一异或门的第一反相输入端和所述的第二与非门的第一输入端连接且其连接端为所述的全减器的第一反相输入端，用于接入被减数的反相信号，所述的第一异或门的第二输入端和所述的第二与非门的第二输入端连接且其连接端为所述的全减器的第二输入端，用于接入减数，所述的第一异或门的第二反相输入端和所述的第二与非门的第二反相输入端连接且其连接端为所述的全减器的第二反相输入端，用于接入减数的反相信号，所述的第一异或门的预充控制端、所述的第二与非门的预充控制端、所述的第一缓冲器的输入端和所述的第四缓冲器的输入端连接且其连接端为所述的全减器的预充控制端，用于接入预充控制信号，所述的第一异或门的放电控制端、所述的第二与非门的放电控制端、所述的第二缓冲器的输入端和所述的第五缓冲器的输入端连接且其连接端为所述的全减器的放电控制端，用于接入放电控制信号，所述的第一异或门的求值控制端、所述的第二与非门的求值控制端、所述的第三缓冲器的输入端和所述的第六缓冲器的输入端连接且其连接端为所述的全减器的求值控制端，用于接入求值控制信号，所述的第一异或门的输出端、所述的第二异或门的第一输入端和所述的第一与非门的第一反相输入端连接，所述的第一异或门的反相输出端、所述的第二异或门的第一反相输入端和所述的第一与非门的第一输入端连接，所述的第二异或门的第二输入端和所述的第一与非门的第二输入端连接且其连接端为所述的全减器的低位借位信号输入端，用于接入低位向本位借位信号，所述的第二异或门的第二反相输入端和所述的第一与非门的第二反相输入端连接且其连接端为所述的全减器的反相低位借位信号输入端，用于接入低位向本位借位信号的反相信号，所述的第一缓冲器的输出端、所述的第二异或门的预充控制端和所述的第一与非门的预充控制端连接，所述的第二缓冲器的输出端、所述的第二异或门的放电控制端和所述的第一与非门的放电控制端连接，所述的第三缓冲器的输出端、所述的第二异或门的求值控制端和所述的第一与非门的求值控制端连接，所述的第四缓冲器的输出端和所述的第七缓冲器的输入端连接，所述的第七缓冲器的输出端和所述的第三与非门的预充控制端连接，所述的第五缓冲器的输出端和所述的第八缓冲器的输入端连接，所述的第八缓冲器的输出端和所述的第三与非门的放电控制端连接，所述的第六缓冲器的输出端和所述的第九缓冲器的输入端连接，所述的第九缓冲器的输出端和所述的第三与非门的求值控制端连接，所述的第一与非门的输出端和所述的第三与非门的第一输入端连接，所述的第一与非门的反相输出端和所述的第三与非门的第一反相输入端连接，所述的第二与非门的输出端和所述的第三与非门的第二输入端连接，所述的第二与非门的反相输出端和所述的第三与非门的第二反相输入端连接，所述的第二异或门的输出端和所述的第一预置数/复位电路的第二输入端连接，所述的第二异或门的反相输出端和所述的第一预置数/复位电路的第三输入端连接，所述的第三与非门的输出端和所述的第二预置数/复位电路的第二输入端连接，所述的第三与非门的反相输出端和所述的第二预置数/复位电路的第三输入端连接，所述的第一预置数/复位电路的第一输入端和所述的第二预置数/复位电路的第一输入端连接且其连接端为所述的全减器的第一预置/复位端，用于接入第一预置/复位信号，所述的第一预置数/复位电路的第四输入端和所述的第二预置数/复位电路的第四输入端连接且其连接端为所述的全减器的第二预置/复位端，用于接入第二预置/复位信号，所述的第一预置数/复位电路的输出端为所述的全减器的差输出端，用于输出本位差，所述的第二预置数/复位电路的输出端为所述的全减器的借位信号输出端，用于输出本位向高位借位信号。

2.根据权利要求1所述的一种利用三相双轨预充逻辑实现的全减器，其特征在于每个所述的预置数/复位电路分别包括第一二输入与门、第二二输入与门和二输入或门，所述的第一二输入与门、所述的第二二输入与门和所述的二输入或门分别具有第一输入端、第二输入端和输出端，所述的第一二输入与门的第一输入端为所述的预置数/复位电路的第一输入端，所述的第一二输入与门的第二输入端为所述的预置数/复位电路的第二输入端，所述的第二二输入与门的第一输入端为所述的预置数/复位电路的第三输入端，所述的第二二输入与门的第二输入端为所述的预置数/复位电路的第四输入端，所述的第一二输入与门的输出端和所述的二输入或门的第一输入端连接，所述的第二二输入与门的输出端和所述的二输入或门的第二输入端连接，所述的二输入或门的输出端为所述的预置数/复位电路的输出端。

3.根据权利要求1所述的一种利用三相双轨预充逻辑实现的全减器，其特征在于每个所述的缓冲器分别包括第一反相器和第二反相器，所述的第一反相器的输入端为所述的缓冲器的输入端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的缓冲器的输出端。

4.根据权利要求1所述的一种利用三相双轨预充逻辑实现的全减器，其特征在于每个所述的异或门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管；所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的异或门的放电控制端，所述的第一PMOS管的漏极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第五PMOS管的栅极连接且其连接端为所述的异或门的预充控制端，所述的第二PMOS管的漏极、所述的第三PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的栅极和所述的第三NMOS管的栅极连接且其连接端为所述的异或门的输出端，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的异或门的反相输出端；所述的第一NMOS管的源极接地，所述的第二NMOS管的源极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第三NMOS管的源极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第四NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第七NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的异或门的第一输入端，所述的第五NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第六NMOS管的栅极、所述的第八NMOS管的栅极、所述的第九NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的异或门的第一反相输入端，所述的第六NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第七NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第九NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十三NMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十NMOS管的栅极连接且其连接端为所述的异或门的第二输入端，所述的第十三NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第十五NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的异或门的第二反相输入端，所述的第二十一NMOS管的栅极为所述的异或门的求值控制端，所述的第二十一NMOS管的源极接地，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管均为普通阈值电压PMOS管，所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管和所述的第二十一NMOS管均为普通阈值电压NMOS管，所述的第五NMOS管、所述的第八NMOS管、所述的第十NMOS管、所述的第十一NMOS管、所述的第十三NMOS管、所述的第十六NMOS管、所述的第十八NMOS管和所述的第十九NMOS管均为低阈值电压NMOS管，所述的第六NMOS管、所述的第七NMOS管、所述的第九NMOS管、所述的第十二NMOS管、所述的第十四NMOS管、所述的第十五NMOS管、所述的第十七NMOS管、所述的第二十NMOS管均为高阈值电压NMOS管。

5.根据权利要求1所述的一种利用三相双轨预充逻辑实现的全减器，其特征在于每个所述的与非门分别包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管和第四十二NMOS管；所述的第六PMOS管的源极接入电源，所述的第六PMOS管的栅极、所述的第二十二NMOS管的栅极和所述的第二十五NMOS管的栅极连接且其连接端为所述的与非门的放电控制端，所述的第六PMOS管的漏极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极和所述的第十PMOS管的源极连接，所述的第七PMOS管的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的与非门的预充控制端，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第九PMOS管的栅极和所述的第二十四NMOS管的栅极连接且其连接端为所述的与非门的输出端，所述的第八PMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第九PMOS管的漏极、所述的第二十四NMOS管的漏极、所述的第十PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的与非门的反相输出端；所述的第二十二NMOS管的源极接地，所述的第二十三NMOS管的源极、所述的第二十六NMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十八NMOS管的漏极和所述的第二十九NMOS管的漏极连接，所述的第二十四NMOS管的源极、所述的第三十NMOS管的漏极、所述的第三十一NMOS管的漏极、所述的第三十二NMOS管的漏极和所述的第三十三NMOS管的漏极连接，所述的第二十五NMOS管的源极接地，所述的第二十六NMOS管的栅极、所述的第二十八NMOS管的栅极、所述的第三十一NMOS管的栅极和所述的第三十三NMOS管的栅极连接且其连接端为所述的与非门的第一输入端，所述的第二十六NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的栅极和所述的第三十二NMOS管的栅极连接且其连接端为所述的与非门的第一反相输入端，所述的第二十七NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第二十八NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十七NMOS管的漏极连接，所述的第三十NMOS管的源极和所述的第三十八NMOS管的漏极连接，所述的第三十一NMOS管的源极和所述的第三十九NMOS管的漏极连接，所述的第三十二NMOS管的源极和所述的第四十NMOS管的漏极连接，所述的第三十三NMOS管的源极和所述的第四十一NMOS管的漏极连接，所述的第三十四NMOS管的栅极、所述的第三十五NMOS管的栅极、所述的第四十NMOS管的栅极和所述的第四十一NMOS管的栅极连接且其连接端为所述的与非门的第二输入端，所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极、所述的第三十六NMOS管的源极、所述的第三十七NMOS管的源极、所述的第三十八NMOS管的源极、所述的第三十九NMOS管的源极、所述的第四十NMOS管的源极、所述的第四十一NMOS管的源极和所述的第四十二NMOS管的漏极连接，所述的第三十六NMOS管的栅极、所述的第三十七NMOS管的栅极、所述的第三十八NMOS管的栅极和所述的第三十九NMOS管的栅极连接且其连接端为所述的与非门的第二反相输入端，所述的第四十二NMOS管的栅极为所述的与非门的求值控制端，所述的第四十二NMOS管的源极接地；所述的第六PMOS管、所述的第七PMOS管、所述的第八PMOS管、所述的第九PMOS管和所述的第十PMOS管均为普通阈值电压PMOS管，所述的第二十二NMOS管、所述的第二十三NMOS管、所述的第二十四NMOS管、所述的第二十五NMOS管和所述的第四十二NMOS管均为普通阈值电压NMOS管，所述的第二十六NMOS管、所述的第三十NMOS管、所述的第三十一NMOS管、所述的第三十二NMOS管、所述的第三十四NMOS管、所述的第三十八NMOS管、所述的第三十九NMOS管和所述的第四十NMOS管均为低阈值电压NMOS管，所述的第二十七NMOS管、所述的第二十八NMOS管、所述的第二十九NMOS管、所述的第三十三NMOS管、所述的第三十五NMOS管、所述的第三十六NMOS管、所述的第三十七NMOS管、所述的第四十一NMOS管均为高阈值电压NMOS管。

6.根据权利要求4或5所述的一种利用三相双轨预充逻辑实现的全减器，其特征在于所述的普通阈值电压PMOS管的阈值电压为‑0.404V，所述的普通阈值电压NMOS管的阈值电压为0.397V，所述的低阈值电压NMOS管的阈值电压为0.243V，所述的高阈值电压NMOS管的阈值电压为0.489V。