1.一种用于低分辨率细胞图像的神经网络结构的加速电路，其特征在于，包括有CPU（1）， CPU（1）与主存单元（2）相连；主存单元的输出端与特征数据读取单元（3）、卷积核数据读取单元（4）相连；特征数据读取单元的输出端与乘加阵列单元（5）的输入端相连；卷积核数据读取单元的输出端与乘加阵列单元的输入端相连；乘加阵列单元的输出端与累加缓存单元一（6）的输入端相连；累加缓存单元一的输出端与激活函数运算单元（7）的输入端相连；激活函数运算单元的输出端分别与反池化运算单元（8）的输入端、池化运算单元（9）的输入端相连；反池化运算单元的输出端与通路选择单元（10）的输入端相连；池化运算单元的输出端与通路选择单元的输入端相连；通路选择单元的输出端与主存单元的输入端相连；

所述的乘加阵列单元（5）包括非零判断单元（11），非零判断单元与逻辑电路（12）相连；

逻辑电路（12）分别与非零统计单元（13）、分配单元（14）、通路开关（15）相连；非零统计单元（13）通过门控时钟控制单元（16）与数组乘加阵列组（17）的时钟输入端相连；数组乘加阵列组（17）的数据输入端与分配单元（14）的输出端相连；乘加阵列组（17）的输出端与累加缓存单元二（18）的输入端相连；累加缓存单元二（18）的序号输入端还与分配单元（14）的序号输出端相连；通路开关（15）的输出端与分配单元（14）的输入端相连；通路开关（15）的输入端与输入特征数据相连；

主存单元负责存储网络结构参数和配置, 供CPU读取进行配置, 同时也对每个神经网络层运算的中间数据进行存储；特征数据读取单元对网络层输入的特征数据进行读取，并将特征数据送往乘加阵列单元；卷积核数据读取单元对网络层输入的卷积核数据进行读取, 并将读取的数据包送往乘加阵列单元；乘加阵列单元负责对卷积核数据与特征数据进行乘加运算，获得乘加结果，并将乘加结果送往累加缓存单元；

累加缓存单元对乘加结果进行累加，在接收乘加阵列单元输出的乘加结果后，根据非零数据规整单元送来的非零数据序号信息重新将乘加结果恢复为原始的特征数据矩阵位置后进行累加存储，从而完成卷积运算，输出卷积结果到激活函数运算单元，通过乘加阵列单元和累加缓存单元可以完成算法中的卷积运算；

激活函数运算单元对卷积结果进行激活运算, 并将激活运算结果分别送往池化运算单元和反池化运算单元；

池化运算单元对数据进行池化运算, 并将结果输出到通路选择单元；反池化运算单元对数据进行反池化运算, 获得反池化运算结果；并将结果输出到通路选择单元；

通路选择单元根据配置选通池化运算单元或反池化运算单元，然后将运算结果的结果数据送往主存单元完成回写操作，从而完成一个网络层的运算；

CPU连接到主存单元（2）、特征数据读取单元（3）、卷积核数据读取单元（4）、乘加阵列单元（5）、累加缓存单元一（6）、激活函数运算单元（7）、反池化运算单元（8）、池化运算单元（9）、通路选择单元（10），读取主存储器的网络结构参数对电路进行总体配置，同时还负责完成merge操作；

所述的乘加阵列单元的两个非零判断单元（11）分别负责对特征数据和卷积核中的数据进行非零判断, 如果数据为零, 则输出高有效信号到逻辑电路（12）；

所述的逻辑电路（12）负责对两个非零判断单元（11）的判断结果进行逻辑操作, 将运算结果送往非零统计单元和通路开关和分配单元；因为零乘以任何数都为零, 所以只要待相乘的两个数中任何一个为零则运算结果必然为零, 所以在此使用了或操作；

所述的非零统计单元（13）负责对逻辑电路输出的特征数据和卷积核数据都非零的操作数进行统计, 并将统计数据送往门控时钟单元;所述的通路开关（15）负责根逻辑电路输出的判断结果 ,在特征数据和卷积核数据都非零时将数据送往分配单元. 在有零时, 不将数据送往分配单元；

所述的分配单元（14）根据通路开关（15）送来的数据，依次送往每个乘加阵列组，比如先送组1的4个乘加器，然后再是组2的4个乘加器，直到送满整个乘加阵列；同时并将该非零数据在特征数据流中的序号送往非零数据序号存储单元；而从实现了将整个序列中的非零数据重新整齐排列到 规整缓存单元中，并将这些非零数据的序号送往累加缓存单元以方便累加时还原矩阵位置；

所述的门控时钟控制单元（16） 根据非零数据个数和乘加阵列的每个门控时钟控制的乘加器组中乘加器的个数, 来决定打开几个乘加器组的时钟，每个门控时钟组又中包含4组乘加器为例，最大同时运行4x4个数据的乘加运算，如果非零个数为13 16个，则全部乘加~器组时钟打开，如果非零个数为9 12个，则乘加器组123时钟打开，组4关闭，如果非零个数~

为5 8个，则乘加器组1和2时钟打开， 组3和组4关闭, 如果非零个数为1 4个，则乘加器组1~ ~

时钟打开， 组2和组3和组4关闭；所述的门控时钟控制单元负责控制每个乘加阵列组的时钟开关；所述的乘加阵列单元5负责对特征数据和卷积核数据进行卷积运算操作，并将运算结果送往累加缓存单元，其具体结构由多个乘加器组单元组成。

2.根据权利要求1所述的一种用于低分辨率细胞图像的神经网络结构的加速电路，其特征在于，所述的乘加阵列组不少于4组，分别为乘加阵列组一（17）、乘加阵列组二（19）、乘加阵列组三（20）、乘加阵列组四（21）；乘加阵列组一由时钟组一（22）和四个加乘器（23）组成； 乘加阵列组一与乘加阵列组二、乘加阵列组三、乘加阵列组四的结构相同。