1.一种浮地型分数阶忆感器的等效电路，其特征在于所述浮地型分数阶忆感器的等效电路设有浮地型分数阶忆感器的等效电路的端子A、浮地型分数阶忆感器的等效电路的端子B、浮地型分数阶忆感器的等效电路的端子C、浮地型分数阶忆感器的等效电路的端子D和浮地型分数阶忆感器的等效电路的端子GND；浮地型分数阶忆感器阶次的控制信号α＇加在浮地型分数阶忆感器的等效电路的端子B与浮地型分数阶忆感器的等效电路的端子GND之间，浮地型分数阶忆感器状态变量初始值的控制信号x0＇加在浮地型分数阶忆感器的等效电路的端子C与浮地型分数阶忆感器的等效电路的端子GND之间，浮地型分数阶忆感器的电压V(t)加在浮地型分数阶忆感器的等效电路的端子A与浮地型分数阶忆感器的等效电路的端子D之间；

所述浮地型分数阶忆感器的等效电路的端子A与第一电流传输器(1)的端子E1-连接，第一电流传输器(1)的端子E1+与第一减法器(27)的端子B4连接，第一电流传输器(1)的端子E1i与第一电阻(2)的端子R11连接；第一电流传输器(1)的端子E1o分别与第一乘法器(4)的端子X1、第二电流传输器(5)的端子E2+、频率/电压转换器(22)的端子Fi、第三放大模块(25)的端子K31、第二放大模块(19)的端子K21和第五乘法器(15)的端子Y5连接；

第二电流传输器(5)的端子E2-与第二电阻(3)的端子R21连接，第三电流传输器(29)的端子E3i与第二电流传输器(5)的端子E2i连接；第一乘法器(4)的端子Y1与第一运算模块(7)的端子W12连接，第一乘法器(4)的端子Z1与第一放大模块(6)的端子K11连接，第一放大模块(6)的端子K12与第二乘法器(8)的端子X2连接，第三运算模块(9)的端子W32与第二乘法器(8)的端子Y2连接，第二乘法器(8)的端子Z2与压控移相器(10)的端子 连接，压控移相器(10)的端子 与第一加法器(12)的端子A1连接；第一加法器(12)的端子B1与第四运算模块(11)的端子W42连接，第四运算模块(11)的端子W41与第八乘法器(28)的端子Z8连接；

第一加法器(12)的端子S1与第四乘法器(13)的端子Y4连接，第五运算模块(16)的端子W52与第四乘法器(13)的端子X4连接，第四乘法器(13)的端子Z4与第六运算模块(14)的端子W61连接；第六运算模块(14)的端子W62分别与第五乘法器(15)的端子X5、第六乘法器(17)的端子X6和第六乘法器(17)的端子Y6连接；第五乘法器(15)的端子Z5与第二加法器(23)的端子B2连接，第六乘法器(17)的端子Z6与第七乘法器(21)的端子Y7连接，第二放大模块(19)的端子K22与第七乘法器(21)的端子X7连接，第七乘法器(21)的端子Z7与第二加法器(23)的端子A2连接；第二加法器(23)的端子S2与第三加法器(24)的端子A3连接，第三放大模块(25)的端子K32与第三加法器(24)的端子B3连接，第三加法器(24)的端子S3与第七运算模块(26)的端子W71连接，第七运算模块(26)的端子W72与第一减法器(27)的端子A4连接，第一减法器(27)的端子S4与第三电流传输器(29)的端子E3+连接；

频率/电压转换器(22)的端子Vo与第二运算模块(20)的端子W21连接，第二运算模块(20)的端子W22与第三乘法器(18)的端子X3连接，第三乘法器(18)的端子Z3与第三运算模块(9)的端子W31连接；

所述浮地型分数阶忆感器的等效电路的端子GND分别与第一电阻(2)的端子R12和第二电阻(3)的端子R22连接；

所述浮地型分数阶忆感器的等效电路的端子B分别与第八乘法器(28)的端子Y8、第一运算模块(7)的端子W11、第三乘法器(18)的端子Y3、第五运算模块(16)的端子W51和压控移相器(10)的端子 连接；

浮地型分数阶忆感器的等效电路的端子C与第八乘法器(28)的端子X8连接；

浮地型分数阶忆感器的等效电路的端子D与第三电流传输器(29)的端子E3-连接；

所述浮地型分数阶忆感器的等效电路的忆感值Lm：

2

Lm＝K3·R1+K2·R1·(W6) +R1·W6  (1)

式(1)中：

R1表示第一电阻(2)的电阻值，

K2表示第二放大模块(19)的电压放大倍数，

K3表示第三放大模块(25)的电压放大倍数，

W6表示第六运算模块(14)的电压输出值，

式(2)中：

W5表示第五运算模块(16)的电压输出值，

W5＝-05·α+1  (3)

W4表示第四运算模块(11)的电压输出值，

W4＝0.9·x0·α-0.9  (4)

W3表示第三运算模块(9)的电压输出值，

W3＝1-W2·α  (5)

W1表示第一运算模块(7)的电压输出值，

W1＝0.9-0.658·α  (6)

K1表示第一放大模块(6)的电压放大倍数，

R1表示第一电阻(2)的电阻值，

I表示输入电流i(t)的幅值，

f表示输入电流i(t)的频率，

t表示加在等效电路上激励电压的时间，秒；

式(4)中：

x0表示浮地型分数阶忆感器状态变量的初始值，所述状态变量的初始值等于分数阶忆感器状态变量初始值的控制信号x0＇的电压值；

式(5)中：

W2表示第二运算模块(20)的电压输出值，

W2＝-0.11·(1-f)  (7)

式(2)、(3)、(4)、(5)和(6)中：

α表示浮地型分数阶忆感器的阶次，所述浮地型分数阶忆感器的阶次等于浮地型分数阶忆感器阶次的控制信号α＇的电压值。

2.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第一运算模块(7)由第三电阻(30)、第四电阻(31)、第一运算放大器(32)、第五电阻(33)、第六电阻(34)、第二运算放大器(35)、第七电阻(36)、第八电阻(37)和第一电压源(38)组成；

第三电阻(30)的端子R32分别与第四电阻(31)的端子R41和第一运算放大器(32)的端子V1-连接；第四电阻(31)的端子R42和第一运算放大器(32)的端子V1o与第五电阻(33)的端子R51连接，第五电阻(33)的端子R52分别与第六电阻(34)的端子R61和第二运算放大器(35)的端子V2+连接；

第一电压源(38)的端子U1与第八电阻(37)的端子R81连接，第八电阻(37)的端子R82分别与第二运算放大器(35)的端子V2-和第七电阻(36)的端子R71连接；第一运算放大器(32)的端子V1+和第六电阻(34)的端子R62与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第一运算模块(7)设有端子W11和端子W12；第三电阻(30)的端子R31与第一运算模块(7)的端子W11连接，第二运算放大器(35)的端子V2o和第七电阻(36)的端子R72与第一运算模块(7)的端子W12连接。

3.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第二运算模块(20)由第二电压源(39)、第九电阻(40)、第十电阻(41)、第十一电阻(42)、第四运算放大器(43)、第十二电阻(44)、第三运算放大器(45)、第十三电阻(46)和第十四电阻(47)组成；

第十四电阻(47)的端子R142分别与第三运算放大器(45)的端子V3-和第十三电阻(46)的端子R131连接，第二电压源(39)的端子U2与第九电阻(40)的端子R91连接，第九电阻(40)的端子R92分别与第十电阻(41)的端子R101和第三运算放大器(45)的端子V3+连接，第三运算放大器(45)的端子V3o和第十二电阻(44)的端子R121与第十三电阻(46)的端子R132连接，第十二电阻(44)的端子R122分别与第十一电阻(42)的端子R111和第四运算放大器(43)的端子V4-连接；第十电阻(41)的端子R102和第四运算放大器(43)的端子V4+与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第二运算模块(20)设有端子W21和端子W22；第十四电阻(47)的端子R141与第二运算模块(20)的端子W21连接，第十一电阻(42)的端子R112和第四运算放大器(43)的端子V4o与第二运算模块(20)的端子W22连接。

4.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第三运算模块(9)由第三电压源(48)、第十五电阻(49)、第十六电阻(50)、第五运算放大器(51)、第十七电阻(52)和第十八电阻(53)组成；

第十八电阻(53)的端子R182分别与第五运算放大器(51)的端子V5-和第十七电阻(52)的端子R171连接，第三电压源(48)的端子U3与第十五电阻(49)的端子R151连接，第十五电阻(49)的端子R152分别与第十六电阻(50)的端子R161和第五运算放大器(51)的端子V5+连接；第十六电阻(50)的端子R162与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第三运算模块(9)设有端子W31和端子W32；第十八电阻(53)的端子R181与第三运算模块(9)的端子W31连接，第五运算放大器(51)的端子V5o和第十七电阻(52)的端子R172与第三运算模块(9)的端子W32连接。

5.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第四运算模块(11)由第十九电阻(54)、第二十电阻(55)、第六运算放大器(56)、第二十一电阻(57)、第二十二电阻(58)、第七运算放大器(59)、第二十三电阻(60)、第二十四电阻(61)和第四电压源(62)组成；

第十九电阻(54)的端子R192分别与第二十电阻(55)的端子R201和第六运算放大器(56)的端子V6-连接，第二十电阻(55)的端子R202和第六运算放大器(56)的端子V6o与第二十一电阻(57)的端子R211连接，第二十一电阻(57)的端子R212分别与第二十二电阻(58)的端子R221和第七运算放大器(59)的端子V7-连接；第四电压源(62)的端子U4与第二十四电阻(61)的端子R241连接，第二十四电阻(61)的端子R242分别与第七运算放大器(59)的端子V7+和第二十三电阻(60)的端子R231连接；第六运算放大器(56)的端子V6+和第二十二电阻(58)的端子R222与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第四运算模块(11)设有端子W41和端子W42；第十九电阻(54)的端子R191与第四运算模块(11)的端子W41连接，第七运算放大器(59)的端子V7o和第二十三电阻(60)的端子R232与第四运算模块(11)的端子W42连接。

6.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第五运算模块(16)由第二十五电阻(63)、第二十六电阻(64)、第八运算放大器(65)、第二十七电阻(66)、第二十八电阻(67)、第九运算放大器(68)、第二十九电阻(69)、第三十电阻(70)和第五电压源(71)组成；

第二十五电阻(63)的端子R252分别与第二十六电阻(64)的端子R261和第八运算放大器(65)的端子V8-连接，第二十六电阻(64)的端子R262和第八运算放大器(65)的端子V8o与第二十七电阻(66)的端子R271连接，第二十七电阻(66)的端子R272分别与第二十八电阻(67)的端子R281和第九运算放大器(68)的端子V9+连接；第五电压源(71)的端子U5与第三十电阻(70)的端子R301连接，第三十电阻(70)的端子R302分别与第九运算放大器(68)的端子V9-和第二十九电阻(69)的端子R291连接；第八运算放大器(65)的端子V8+和第二十八电阻(67)的端子R282与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第五运算模块(16)设有端子W51和端子W52；第二十五电阻(63)的端子R251与第五运算模块(16)的端子W51连接，第九运算放大器(68)的端子V9o和第二十九电阻(69)的端子R292与第五运算模块(16)的端子W52连接。

7.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第六运算模块(14)由第六电压源(72)、第三十一电阻(73)、第三十二电阻(74)、第十运算放大器(75)、第三十三电阻(76)和第三十四电阻(77)组成；

第三十四电阻(77)的端子R342分别与第十运算放大器(75)的端子V10+和第三十三电阻(76)的端子R331连接；第六电压源(72)的端子U6与第三十一电阻(73)的端子R311连接，第三十一电阻(73)的端子R312分别与第三十二电阻(74)的端子R321和第十运算放大器(75)的端子V10-连接；第三十二电阻(74)的端子R322与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第六运算模块(14)设有端子W61和端子W62；第三十四电阻(77)的端子R341与第六运算模块(14)的端子W61连接，第十运算放大器(75)的端子V10o和第三十三电阻(76)的端子R332与第六运算模块(14)的端子W62连接。

8.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第七运算模块(26)由第一电容(78)、第三十五电阻(79)、第十一运算放大器(80)、第三十六电阻(81)、第三十七电阻(82)和第十二运算放大器(83)组成；

第一电容(78)的端子C12分别与第十一运算放大器(80)的端子V11-和第三十五电阻(79)的端子R351连接，第十一运算放大器(80)的端子V11o分别与第三十五电阻(79)的端子R352和第三十六电阻(81)的端子R361连接，第三十六电阻(81)的端子R362分别与第十二运算放大器(83)的端子V12-和第三十七电阻(82)的端子R371连接；第十一运算放大器(80)的端子V11+和第十二运算放大器(83)的端子V12+与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第七运算模块(26)设有端子W71和端子W72；第一电容(78)的端子C11与第七运算模块(26)的端子W71连接，第十二运算放大器(83)的端子V12o和第三十七电阻(82)的端子R372与第七运算模块(26)的端子W72连接。

9.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第一放大模块(6)由第三十八电阻(84)、第三十九电阻(85)、第十三运算放大器(86)、第四十电阻(87)、第四十一电阻(88)和第十四运算放大器(89)组成；

第三十八电阻(84)的端子R382分别与第三十九电阻(85)的端子R391和第十三运算放大器(86)的端子V13-连接，第三十九电阻(85)的端子R392和第十三运算放大器(86)的端子V13o与第四十电阻(87)的端子R401连接，第四十电阻(87)的端子R402分别与第四十一电阻(88)的端子R411和第十四运算放大器(89)的端子V14-连接；第十三运算放大器(86)的端子V13+和第十四运算放大器(89)的端子V14+与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第一放大模块(6)设有端子K11和端子K12；第三十八电阻(84)的端子R381与第一放大模块(6)的端子K11连接，第四十一电阻(88)的端子R412和第十四运算放大器(89)的端子V14o与第一放大模块(6)的端子K12连接。

10.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第二放大模块(19)由第四十二电阻(90)、第四十三电阻(91)、第十五运算放大器(92)、第四十四电阻(93)、第四十五电阻(94)和第十六运算放大器(95)组成；

第四十二电阻(90)的端子R422分别与第四十三电阻(91)的端子R431和第十五运算放大器(92)的端子V15-连接，第四十三电阻(91)的端子R432和第十五运算放大器(92)的端子V15o与第四十四电阻(93)的端子R441连接，第四十四电阻(93)的端子R442分别与第四十五电阻(94)的端子R451和第十六运算放大器(95)的端子V16-连接；第十五运算放大器(92)的端子V15+和第十六运算放大器(95)的端子V16+与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第二放大模块(19)设有端子K21和端子K22；第四十二电阻(90)的端子R421与第二放大模块(19)的端子K21连接，第四十五电阻(94)的端子R452和第十六运算放大器(95)的端子V16o与第二放大模块(19)的端子K22连接。

11.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述第三放大模块(25)由第四十六电阻(96)、第四十七电阻(97)、第十七运算放大器(98)、第四十八电阻(99)、第四十九电阻(100)和第十八运算放大器(101)组成；

第四十六电阻(96)的端子R462分别与第四十七电阻(97)的端子R471和第十七运算放大器(98)的端子V17-连接，第四十七电阻(97)的端子R472和第十七运算放大器(98)的端子V17o与第四十八电阻(99)的端子R481连接，第四十八电阻(99)的端子R482分别与第四十九电阻(100)的端子R491和第十八运算放大器(101)的端子V18-连接；第十七运算放大器(98)的端子V17+和第十八运算放大器(101)的端子V18+与浮地型分数阶忆感器的等效电路的端子GND连接；

所述第三放大模块(25)设有端子K31和端子K32；第四十六电阻(96)的端子R461与第三放大模块(25)的端子K31连接，第四十九电阻(100)的端子R492和第十八运算放大器(101)的端子V18o与第三放大模块(25)的端子K32连接。

12.根据权利要求1所述的浮地型分数阶忆感器的等效电路，其特征在于所述压控移相器(10)由第一结型场效应晶体管(102)、第二电容(103)、第五十电阻(104)、第五十一电阻(105)、第十九运算放大器(106)、第五十二电阻(107)、第五十三电阻(108)、第二结型场效应晶体管(109)和第三电容(110)组成；

第一结型场效应晶体管(102)的端子G12分别与第二电容(103)的端子C21和第五十电阻(104)的端子R501连接，第五十电阻(104)的端子R502分别与第五十一电阻(105)的端子R511和第十九运算放大器(106)的端子V19+连接；第三电容(110)的端子C32分别与第二结型场效应晶体管(109)的端子G21和第五十三电阻(108)的端子R531连接，第五十三电阻(108)的端子R532分别与第五十二电阻(107)的端子R521和第十九运算放大器(106)的端子V19-连接；第二电容(103)的端子C22、第二结型场效应晶体管(109)的端子G22和第五十一电阻(105)的端子R512与浮地型分数阶忆感器的等效电路的端子GND连接；

所述压控移相器(10)设有端子 端子 和端子 第一结型场效应晶体管(102)的端子G11和第三电容(110)的端子C31与压控移相器(10)的端子 连接，第一结型场效应晶体管(102)的端子G13和第二结型场效应晶体管(109)的端子G23与压控移相器(10)的端子连接，第十九运算放大器(106)的端子V19o和第五十二电阻(107)的端子R522与压控移相器(10)的端子 连接。