1.基于FPGA实现反应系统的通信系统，其特征在于，该通信系统包括信号连接的计算机和FPGA板，FPGA板上设有接收器R1、寄存器、发送器T1、反应系统、发送器T2以及分频模块1～5；所述接收器R1的rx端口与计算机信号连接，接收器R1的rx_data端口分别与数个寄存器的输入端连接，接收器R1的clock_re端与分频模块1的edge  detection端口连接；所述数个寄存器的输出端与发送器T1的tx_data[7.0]端连接，所述发送器T1的clock_tr端与分频模块2的edge  detection端口连接，发送器T1的tx_en端口与分频模块3的edge detection端口连接，发送器T1的tx端与反应系统的输入端口e0in连接；所述反应系统的时钟端口clk与分频模块4的edge  detection端口连接，反应系统的输出端口E与发送器T2的tx_data端口连接；所述发送器T2的tx_en端口与分频模块5的edge  detection端口连接，发送器T2的clock_tr端口与分频模块1的edge  detection端口连接，发送器T2的tx端口与计算机连接；状态信号state分别与发送器T1的状态端口tr_state、发送器T2的状态端口tr_state、反应系统的state端口连接，除了反应系统的clk端口外，其余模块的clk端口与FPGA板载晶振时钟的连接。2.根据权利要求1所述的基于FPGA实现反应系统的通信系统，其特征在于，所述计算机发送数据的频率为v时，分频模块2将发送器T1发送数据的频率调整为分频模块4

将反应系统的计算频率调整为分频模块5将发送器T2发送数据的频率调整为v。

3.如权利要求1所述的基于FPGA实现反应系统的通信系统构建方法，其特征在于，包括以下步骤：步骤1，设置反应系统，该反应系统能够实现二进制加法器的功能；设置反应系统R＝(Sn,Bn)满足Bn＝{aij|0≤j＜i≤n}∪{bi|1≤i≤n}，反应集合Bn的作用范围为有限集合Sn；使用有限集合Sn＝{en,L,em,L,e1,e0}的子集表示n位二进制数，m为表示二进制数位数的变量，1≤m≤n，n位二进制数的第m位值为1时用em表示，值为0时不使用任何符号进行表示，e0为表示加1操作的后继函数；反应aij＝({ei} ,{ej} ,{ek})，其中整数i、j满足0≤j＜i≤n，反应aij的表达式中反应物{ei}表示反应aij的n位二进制数的第i位，抑制物{ej}表示n位二进制数的第j位，产物{ek}表示n位二进制数的第k位；反应aij的功能描述为：若n位二进制数的第i位值为1，比第i位低的j位值为0，无论是否进行后继加1操作，第i位会保持值为1；反应bi＝({e0,L,ei-1} ,{ej} ,{ei})，其中整数i满足1≤i≤n，反应bi的表达式中反应物{e0,L,ei-1}表示反应bi所示n位二进制数的第0～i-1位，抑制物{ej}表示n位二进制数的第j位，产物{ei}表示n位二进制数的第i位；反应bi的功能描述为：当n位二进制数的第1位至第i-1位值全为1，第i位值为0，且存在加1操作时，加1操作之后第i位的值变为1，其余位的值变为0；步骤2，在FPGA板上设置数个寄存器，将数个寄存器的输入端并联在接收器R1的输出端上，将寄存器的输出端并联在发送器T1的输入端，发送器T1的输出与反应系统输入端连接；

在FPGA上设置寄存器新值的更新过程，根据更新过程设置代码，创建反应系统，将接收器R1、寄存器、发送器T1和反应系统依次连接，实现反应系统在FPGA板的实现；步骤3，将接收器R1的输入端与计算机连接，设置发送器T2将反应系统计算结果返回计算机，实现FPGA硬件实现反应系统与计算机的通信，完成通信系统的构建。4.根据权利要求3所述的基于FPGA实现反应系统的通信系统构建方法，其特征在于，所述步骤2中寄存器新值的更新过程如下：(1)对于寄存器的第一位E[0]，将E[0]的旧值与接收器R1的输出信号e0求异或后赋值给E[0]；(2)对于寄存器的第二位E[1]，将接收器R1的输出信号e0与E[0]的旧值求与后获得新的输入信号e0新，然后将e0新与E[1]的旧值求异或赋值给E[1]；(3)对于寄存器的第n位E[n-1]，先计算第n位输入信号的新值e0新(n-1)，然后将e0新(n-1)与E[n-1]的旧值求异或赋值给E[n-1]。5.根据权利要求3所述的基于FPGA实现反应系统的通信系统构建方法，其特征在于，所述接收器R1接收数据的时间为计算机发送数据时数据维持周期的中点。6.根据权利要求3所述的基于FPGA实现反应系统的通信系统构建方法，其特征在于，所述接收器R1的工作过程划分为空闲、开始、采样和停止4种状态，其中空闲状态等待并检测数据传输信号，开始状态处理起始位，采样状态处理n位数据位，停止状态处理终止位。7.根据权利要求3所述的基于FPGA实现反应系统的通信系统构建方法，其特征在于，所述发送器T1的起始位和终止位均为0。