1.一种忆阻器型全域值BP神经网络电路，其特征在于，包括隐含层权值阵列模块、隐含层累加器阵列模块、对数S型传递函数模块、输出层权值阵列模块、输出层累加器阵列模块和线性传递函数模块；其中，隐含层权值阵列模块的输出端连接隐含层累加器阵列模块的输入端，隐含层累加器阵列模块的输出端连接对数S型传递函数模块的输入端，对数S型传递函数模块的输出端连接输出层权值阵列模块的输入端，所述的输出层权值阵列模块的输出端连接输出层累加器阵列模块的输入端，所述的输出层累加器阵列模块的输出端连接线性传递函数模块的输入端；

所述对数S型传递函数模块包括电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21、运算放大器A3、运算放大器A4、MOS管T1、MOS管T2、MOS管T3、电源V3、电源V4、电源Vref1、乘法器MUL和除法器DIV；

电源V3与电阻R10、电阻R11连接，电阻R10另一端与MOS管T1的漏级、电阻R15连接，电阻R11与MOS管T2的漏级、电阻R16连接；MOS管T1的源级、MOS管T2的源级与MOS管T3的漏级连接，MOS管T1的栅级接地；MOS管T3的栅级与电阻R12、电阻R13连接，MOS管T3的源级与电阻R14连接，电阻R13另一端、电阻R14的另一端与电源V4连接；

运算放大器A3的同相端与电阻R15、电阻R17连接，电阻R17的另一端与运算放大器A3的输出端连接，运算放大器A3的反相端与电阻R16、电阻R18连接，电阻R18另一端接地；

运算放大器A4的同相端与电阻R19、电阻R20连接，电阻R19另一端与运算放大器A3的输出端连接，电阻R20另一端与运算放大器A4的输出端连接；运算放大器A4的反相端与电阻R21连接，电阻R21另一端接地；

乘法器MUL的X端口与运算放大器A4的输出端连接，电源Vref1与乘法器MUL的Y端口、除法器DIV的X端口连接；

除法器DIV的输出端与MOS管T2的栅级连接，除法器DIV的Y端口与隐含层累加器阵列模块中的运算放大器的A2的输出端连接；

所述线性传递函数模块包括电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、运算放大器A7、运算放大器A8和电源Vref2；运算放大器A7的反相端与电阻R31、电阻R32连接，电阻R31另一端与输出层累加器阵列模块中的运算放大器A6的输出端连接，电阻R32另一端与运算放大器A7的输出端连接，运算放大器A7的同相端与电源Vref2正极连接；

运算放大器A8的同相端与电阻R35连接，电阻R35另一端接地，运算放大器A8的反相端与电阻R33、电阻R34连接，电阻R33另一端与运算放大器A7的输出端连接，电阻R34与运算放大器A8的输出端连接。

2.如权利要求1所述的忆阻器型全域值BP神经网络电路，其特征在于，所述隐含层权值阵列模块包括S条支路，S＞1；每条支路包括R条子支路，R＞1；每条子支路包括忆阻器M1、忆阻器M2、忆阻器M3、忆阻器M4、电阻R1、电阻R2、电阻R3、电阻R4、运算放大器A1和电压源V1；

其中：

忆阻器M1非掺杂端、忆阻器M3的掺杂端与电压源V1连接，忆阻器M1的掺杂端与忆阻器M2的掺杂端、电阻R1连接，忆阻器M3的非掺杂端与忆阻器M4的非掺杂端、电阻R2连接，忆阻器M2的非掺杂端、忆阻器M4的掺杂端接地；运算放大器A1的同相端与电阻R1、电阻R3连接，电阻R3的另一端接地；运算放大器A1的反相向端与电阻R2、电阻R4连接，电阻R4的另一端与运算放大器A1的输出端连接。

3.如权利要求1所述的忆阻器型全域值BP神经网络电路，其特征在于，所述隐含层累加器阵列模块包括S条支路，隐含层权值阵列模块的每条支路对应连接累加器阵列模块的一条支路；隐含层累加器阵列模块的每条支路包括电阻R5、电阻R6、电阻R7、电阻R8、电阻R9、运算放大器A2和电源Vb1，电源VbS为第S条支路中的电源；其中：运算放大器A2的同相端与电阻R5、电阻R6、电阻R9连接，电阻R5另一端与隐含层权值阵列模块第1条子支路中运算放大器A1的输出端连接，电阻R6另一端与隐含层权值阵列模块第R条子支路中运算放大器A1的输出端连接，电阻R9的另一端与电源Vb1正极连接；运算放大器A2的反相端与电阻R7、电阻R8连接，电阻R7另一端接地，电阻R8另一端与运算放大器A2的输出端连接。

4.如权利要求2所述的忆阻器型全域值BP神经网络电路，其特征在于，所述输出层权值阵列模块包括L条支路，L＞1；每条支路包括L条子支路，每条子支路包括忆阻器M1、忆阻器M2、忆阻器M3、忆阻器M4、电阻R22、电阻R23、电阻R24、电阻R25和运算放大器A5；其中：忆阻器M1非掺杂端、忆阻器M3的掺杂端与对数S型传递函数模块中的乘法器MUL的输出端连接，忆阻器M1的掺杂端与忆阻器M2的掺杂端、电阻R22连接，忆阻器M3的非掺杂端与忆阻器M4的非掺杂端、电阻R23连接，忆阻器M2的非掺杂端、忆阻器M4的掺杂端接地；

运算放大器A5的同相端与电阻R22、电阻R24连接，电阻R24的另一端接地；运算放大器A5的反相端与电阻R23、电阻R25连接，电阻R25的另一端与运算放大器A5的输出端连接。

5.如权利要求1所述的忆阻器型全域值BP神经网络电路，其特征在于，所述输出层累加器阵列模块包括L条支路，所述输出层权值阵列模块的每条支路对应连接输出层累加器阵列模块的一条支路；输出层累加器阵列模块的每条支路包括电阻R26、电阻R27、电阻R28、电阻R29、电阻R30、运算放大器A6和电源Vb1'，电源VbL为第L条支路中的电源；其中：运算放大器A6的同相端与电阻R26、电阻R27、电阻R30连接，电阻R26另一端与输出层权值阵列模块第1条子支路中运算放大器A5的输出端连接，电阻R27另一端与输出层权值阵列模块第L条子支路中运算放大器A5的输出端连接，电阻R30的另一端与电源Vb1'正极连接；

运算放大器A3的反相端与电阻R28、电阻R29连接，电阻R28另一端接地，电阻R29另一端与运算放大器A6的输出端连接。

6.如权利要求1所述的忆阻器型全域值BP神经网络电路，其特征在于，所述运算放大器A1、A2、A3、A4、A5、A6、A7和A8的型号均为uA741。

7.如权利要求1所述的忆阻器型全域值BP神经网络电路，其特征在于，所述忆阻器M1、M2、M3和M4均为惠普忆阻器。