1.一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：包括SCR、NMOS和金属线，所述SCR、NMOS包括P衬底(100)、第一N阱(101)、第二N阱(103)、P阱(102)、第一P+注入区(104)、第二P+注入区(108)、第三P+注入区(112)、第一N+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(109)、第五N+注入区(110)、第六N+注入区(111)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)；

其中，在P衬底(100)上制备第一N阱(101)、P阱(102)和第二N阱(103)，P衬底(101)的左侧边缘与第一N阱(101)的左侧边缘相连，第一N阱(101)的右侧与P阱(103)的左侧相连，P阱(103)的右侧与第二N阱(103)的左侧相连，第二N阱(103)的右侧边缘与P衬底(100)的右侧边缘相连；

在第一N阱(101)的表面区域依次设有第一P+注入区(104)和第一N+注入区(105)，在第一P+注入区(104)与第一N阱(101)左侧边缘之间保持安全间距，在第一N+注入区(105)与第一P+注入区(104)之间保持安全间距，在第一N阱(101)与P阱(102)相连的表面区域，设有第二N+注入区(106)，且在第二N+注入区(106)的左侧与第一N+注入区(105)之间设有安全间距；

在P阱(102)的表面区域依次设有第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)和第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的左侧边缘与第二N+注入区(106)的右侧边缘相连，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的右侧与第三N+注入区(107)的左侧边缘相连，在第二P+注入区(108)与第三N+注入区(107)之间保持安全间距，在第四N+注入区(109)与第二P+注入区(108)之间保持安全间距，第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的左侧与第四N+注入区(109)的右侧相连，在P阱(102)与第二N阱(103)相连的表面区域，设有第五N+注入区(110)，且第五N+注入区(110)的左侧与第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的右侧相连；

在第二N阱(103)的表面区域依次设有第六N+注入区(111)和第三P+注入区(112)，在第六N+注入区(111)与第五N+注入区(110)之间保持安全间距，在第三P+注入区(112)与第六N+注入区(111)之间保持安全间距；

所述金属线与高掺杂注入区相连，部分金属用作连接线和器件的阳极与阴极，其中：第一P+注入区(104)与第一金属1(201)相连，第一N+注入区(105)与第二金属1(202)相连，第三N+注入区(107)与第四金属1(204)，第二P+注入区(108)与第八金属1(208)相连，第四N+注入区(109)与第三金属1(203)相连，第六N+注入区(111)与第五金属1(205)相连，第三P+注入区(112)与第六金属1(206)，第一多晶硅栅(114)与第七金属1(207)相连，第二多晶硅栅(116)与第九金属1(209)相连；

第七金属1(207)、第八金属1(208)和第九金属1(209)与连接线第十金属1(210)相连；

第一金属1(201)、第二金属1(202)和第三金属1(203)与第十一金属1(211)相连，从第十一金属1(211)引出第一电极(301)，用作器件的金属阳极；

第四金属1(204)、第五金属1(205)和第六金属1(206)与第十二金属1(212)相连，从第十二金属1(212)引出第二电极(302)，用作器件的金属阴极。

2.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：当第一电极(301)接高电位，第二电极(302)接地时，由第一P+注入区(104)、第一N阱(101)、第二N+注入区(106)、P阱(102)和第三N+注入区(107)构成正向泄放ESD或浪涌的SCR路径，当第一电极(301)接地，第二电极(302)接高电位时，由第三P+注入区(112)、第二N阱(103)、第五N+注入区(110)、P阱(102)和第四N+注入区(109)构成反向泄放ESD或浪涌的SCR路径，器件在正向和反向电应力作用下，内部导通电流路径相同，且器件结构具有双向对称性，可提高芯片引脚间的单位面积ESD或抗浪涌能力。

3.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：当第一电极(301)接高电位，第二电极(302)接地时，由第二N+注入区(106)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)和第三N+注入区(107)构成正向辅助触发的NMOS，可降低器件的触发电压，当第一电极(301)接地，第二电极(302)接高电位时，由第五N+注入区(110)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)和第四N+注入区(109)构成反向辅助触发的NMOS，可降低器件的触发电压，并且，正向与反向辅助触发NMOS的栅均通过金属线连接到第二P+注入区(108)，当器件受到电应力作用时，衬底漏电流可通过衬底电阻给辅助触发NMOS的栅提供弱电位，可促进器件快速开启。

4.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：由第三N+注入区(107)、P阱(102)、第二P+注入区(108)和第四N+注入区(109)构成NPN管，可在正向或反向ESD防护或抗浪涌中，可提高维持电压。

5.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：当器件触发开启后，由第一P+注入区(104)、第一N阱(101)、第二N+注入区(106)、P阱(102)、第二N阱(103)和第六N+注入区(111)构成额外的正向泄放ESD或浪涌的SCR路径，由第三P+注入区(112)、第二N阱(103)、第五N+注入区(110)、P阱(102)、第一N阱(101)和第一N+注入区(105)构成额外的反向泄放ESD或浪涌的SCR路径，可增强器件的鲁棒性。

6.权利要求1～5任一所述的一种可用于瞬态电压抑制或ESD的保护器件在静电放电或瞬态浪涌防护中的应用。

7.含有权利要求1～5任一所述的一种可用于瞬态电压抑制或ESD的保护器件的集成电路。

8.制造权利要求1～5任一所述的一种可用于瞬态电压抑制或ESD的保护器件的方法。

9.一种双向LVTSCR的ESD或浪涌防护方法，其特征在于，通过引入辅助触发的NMOS结构，降低器件触发电压；又通过嵌入NPN三极管来提高器件的维持电压；还通过设计多条SCR电流泄放路径，增强器件的ESD鲁棒性。

10.根据权利要求9所述的一种双向LVTSCR的ESD或浪涌防护方法，其特征在于，包括SCR、NMOS和金属线，所述SCR、NMOS包括P衬底(100)、第一N阱(101)、第二N阱(103)、P阱(102)、第一P+注入区(104)、第二P+注入区(108)、第三P+注入区(112)、第一N+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(109)、第五N+注入区(110)、第六N+注入区(111)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)；

其中，在P衬底(100)上制备第一N阱(101)、P阱(102)和第二N阱(103)，P衬底(101)的左侧边缘与第一N阱(101)的左侧边缘相连，第一N阱(101)的右侧与P阱(103)的左侧相连，P阱(103)的右侧与第二N阱(103)的左侧相连，第二N阱(103)的右侧边缘与P衬底(100)的右侧边缘相连；

在第一N阱(101)的表面区域依次设有第一P+注入区(104)和第一N+注入区(105)，在第一P+注入区(104)与第一N阱(101)左侧边缘之间保持安全间距，在第一N+注入区(105)与第一P+注入区(104)之间保持安全间距，在第一N阱(101)与P阱(102)相连的表面区域，设有第二N+注入区(106)，且在第二N+注入区(106)的左侧与第一N+注入区(105)之间设有安全间距；

在P阱(102)的表面区域依次设有第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)和第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的左侧边缘与第二N+注入区(106)的右侧边缘相连，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的右侧与第三N+注入区(107)的左侧边缘相连，在第二P+注入区(108)与第三N+注入区(107)之间保持安全间距，在第四N+注入区(109)与第二P+注入区(108)之间保持安全间距，第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的左侧与第四N+注入区(109)的右侧相连，在P阱(102)与第二N阱(103)相连的表面区域，设有第五N+注入区(110)，且第五N+注入区(110)的左侧与第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的右侧相连；

在第二N阱(103)的表面区域依次设有第六N+注入区(111)和第三P+注入区(112)，在第六N+注入区(111)与第五N+注入区(110)之间保持安全间距，在第三P+注入区(112)与第六N+注入区(111)之间保持安全间距；

所述金属线与高掺杂注入区相连，部分金属用作连接线和器件的阳极与阴极，其中：第一P+注入区(104)与第一金属1(201)相连，第一N+注入区(105)与第二金属1(202)相连，第三N+注入区(107)与第四金属1(204)，第二P+注入区(108)与第八金属1(208)相连，第四N+注入区(109)与第三金属1(203)相连，第六N+注入区(111)与第五金属1(205)相连，第三P+注入区(112)与第六金属1(206)，第一多晶硅栅(114)与第七金属1(207)相连，第二多晶硅栅(116)与第九金属1(209)相连；

第七金属1(207)、第八金属1(208)和第九金属1(209)与连接线第十金属1(210)相连；

第一金属1(201)、第二金属1(202)和第三金属1(203)与第十一金属1(211)相连，从第十一金属1(211)引出第一电极(301)，用作器件的金属阳极；

第四金属1(204)、第五金属1(205)和第六金属1(206)与第十二金属1(212)相连，从第十二金属1(212)引出第二电极(302)，用作器件的金属阴极。