1.一种速率兼容的5G LDPC码的编码装置，其特征在于：包括程序控制模块、参数计算选择模块、地址发生器、速率匹配缓冲模块、循环移位系数存储模块和编码运算模块；

程序控制模块接收总线命令对模块与总线间、模块与模块间的数据流通过使能信号进行控制，采用时序逻辑电路以Mealy型有限状态机的形式进行实现；

参数选择计算模块通过组合逻辑电路计算出编码所需要码长、基图、信息位列块数、校验位列块数、扩展因子大小、打孔的位数与位置以及缩短的位数与位置，并将相关参数输入地址发生器，计算结果均采用寄存器输出的方式即利用D触发器对结果进行缓存；当参数计算完成后参数选择计算模块拉高编码复位信号，开始一次编码操作；

地址发生器由计数器、计算电路和判决电路组成，它根据接收到的编码参数，计算得到本次编码所需要的地址范围，计数器在地址范围内每个时钟周期加一，向循环移位系数存储模块以及速率匹配缓冲模块提供相应的读写地址，并送给判决电路判决是否超出地址范围，通过地址范围的变化得到本次编码使用的检验矩阵块和送入信道中比特的位置；

速率匹配缓冲模块由两块双端口RAM存储器组成，一块为输入缓冲RAM用来缓存输入的信息位，另一块为输出缓冲RAM用来缓存输出的码字，它们负责根据地址发生器传送来的地址完成对要求比特的输出；

循环移位系数存储模块分为ROM_A_D和ROM_C两部分，分别用来存储5G标准中循环系数矩阵子矩阵A，D和C中的循环移位系数并提供给编码运算模块，其中A，D中的循环移位系数存储在一块ROM中；C中的循环移位系数存储在另一块ROM中，且BG#1和BG#2中相同的子矩阵被存储在同一块ROM中的不同地址段内；

编码运算模块采用部分并行结构，包括选通网络，循环移位器，校验位第一部分存储器RAM_P1以及异或电路，选通网络从信息位或者校验位的第一部分中选择循环移位器的输入，循环移位器和异或电路用来完成二元域上的矩阵的乘法与加法运算得到所求的校验位，输入到输出缓冲RAM中与信息位拼接得到完整的码字。

2.如权利要求1中所述的一种速率兼容的5G LDPC码的编码装置，其特征在于：所述编码装置进一步具体为：装置的最大并行度等于最大扩展因子的大小zmax，信息位以zmax为位宽并行输入，实现了对标准所有长度码字的支持；在输入和输出端分别增加两块BRAM存储器用来缓存输入的信息位和输出的码字，其中为了加快编码速度，采用乒乓操作实现输入，即将输入缓存RAM中的存储空间按照地址的最高位为0或1被分为两部分，分别用来存储连续到达的两帧信息比特，所有存储空间均被初始化为0，每次读入的信息位被存储到其中一个部分，当其中一部分的信息位被用于计算时，同时读入下一部分的信息位，节省了信息读入的时间，同时也实现了连续编码；当输入的信息位数不满足kb×z个bit时，由于输入缓存BRAM被初始化为0，将信息位送入编码部分后，还将继续送入0直至此次送入的比特数达到kb×z个bit完成对信息位的缩短；输出缓存BRAM通过改变地址发生器输出地址的范围控制输出缓存RAM地址的范围，放弃将部分校验位送入信道，完成对码字打孔，得到打孔后的码字，依次输出完成编码。

3.如权利要求1中所述的一种速率兼容的5G LDPC码的编码装置，其特征在于：将编码运算模块设计为两部分，都采用四路并行的电路结构同时进行运算，每一路都包含了循环移位网络，寄存器组和异或网络三部分，同时编码运算模块还包括用于实现跨时钟域的数据同步的FIFO以及用于由中间变量计算得到校验位第一部分p1的四个分量p11～p14的一个异或网络；5G标准中LDPC码的校验矩阵具有 的形式，编码运算模块的第一部分主要负责计算p11～p14和D·p1T，通过一个多路选择器在信息位和p1间选择不同的数据输入来分别得到p11～p14和D·p1T的结果；第二部分具有与第一部分类似的结构，负责计算C·sT部分，不同的是其不需要多路选择器进行数据选通，并在最后增加了一个异或网络用于将C·sT和D·p1T进行异或得到校验位第二部分p2的各个分量。

4.一种速率兼容的5G LDPC码的编码方法，其特征在于：包括：5G标准下校验矩阵H由大小为z×z的全零方阵和单位矩阵向右循环x位的移位矩阵构成，这些子矩阵的阶数z也被称为扩展因子，一个m×n的校验矩阵H由一个mb×nb的循环移位矩阵Hb扩展得到，Hb中存储的是上述移位子矩阵的移位值，所以它有和校验矩阵同 样的结构表示为其中子矩阵A和C，D是由循环置换矩阵和全零矩阵组成的矩阵阵列，

子矩阵B是一个的双对角矩阵，子矩阵O为全零矩阵，子矩阵I为单位矩阵，将速率匹配前的完整码字cb以z位一组进行分组并分为三部分表示为其中s部分对应信息码元，p1对应于校验位的第一部分，p2对应于校验位的第二部分；编码过程主要包括如下步骤:

步骤1、确定编码参数：接收外部输出参数信息位长和码率计算出编码所需要码长、基图、信息位列块数、校验位列块数、扩展因子大小、打孔的位数与位置和缩短的位数与位置；

步骤2、信息位的分组和缩短：将输入的信息序列s按照扩展因子z的大小分成kb个z维信息序列组，若输入的信息序列长度不足kb×z，则需要进行缩短，在其后补0到kb×z；

步骤3、计算校验位的第一部分p1，并同时开始并行计算C·sT；

T T

步骤4、继续计算C·s，当p1计算完成后开始计算D·p1；

步骤5、等待C·sT和D·p1T全部计算结束，将它们的计算结果在二元域上相加得到校验位第二部分p2，把s，p1和p2拼接得到所求的码字cb；

步骤6、码字的打孔输出:对码字cb打孔，输出最终的码字c，打孔位置和缩短位置的相应部分将不被送入信道中。

5.根据权利要求4所述的一种速率兼容的5G LDPC码的编码方法，其特征在于：根据线性分组码中校验矩阵和码字的关系H·cT＝0，得到 由于循环移位矩阵Hb的子矩阵B的具有双对角结构，[b0,b1,b2,b3]T＝A·sT与p1＝[p1,1 p1,2 p1,3 p1,4]的对应关系由方程组表示，其中p1,1(1)表示p1的第一个分量p1,1向左循环移动1次后的向量，本发明中放弃了传统方法中对p1,k(1≤k≤4)中各个分量递归的求解，而采用异或逻辑实现同时求解，并以四路并行的方式同时求解p1的四个分量和p2部分的各个分量，最终将s，p1，p2拼接起来得到打孔前的完整码字cb。

6.根据权利要求5所述的一种速率兼容的5G LDPC码的编码方法，其特征在于：求解p2部分时，通过将C·sT部分和p1，Dp1T部分并行求解，进一步提高算法的效率。