1.一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于：所述高压保护集成电路电路包括P衬底(100)、第一N阱(101)、P阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第一多晶硅栅(107)、第一薄栅氧化层(108)、第二P+注入区(109)、第三N+注入区(110)、第二多晶硅栅(111)、第二薄栅氧化层(112)、第三P+注入区(113)及第四N+注入区(114)；

在P衬底(100)的表面区域，从左至右依次设有第一N阱(101)、P阱(102)、第二N阱(103)，P阱(102)的左侧边缘与第一N阱(101)的右侧边缘相连，P阱(102)的右侧边缘与第二N阱(103)的左侧边缘相连；

沿长度方向，在第一N阱(101)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；

在P阱(102)的表面区域，设有第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)；

第二N+注入区(106)横跨在第一N阱(101)与P阱(102)之间的表面区域，第二N+注入区(106)左侧边缘与第一P+注入区(105)右侧边缘之间设有一间距，第二N+注入区(106)右侧边缘与第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)左侧边缘相连；

在第二N阱(103)的表面区域，从左至右依次设有第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)、第三P+注入区(113)、第四N+注入区(114)；

在第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)与第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)均沿电路单元宽度方向对齐排列，第二P+注入区(109)、第三N+注入区(110)均横跨在P阱(102)与第二N阱(103)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)的左侧边缘均与第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)的右侧边缘相连，第二P+注入区(109)、第三N+注入区(110)的右侧边缘均与第二多晶硅栅(111)及被其覆盖的第二薄栅氧化层(112)的左侧边缘相连；

所述金属线用于连接所述高压保护集成电路的不同电路单元，并从金属线中引出两个电极作为所述高压保护集成电路的两个电学应力端口。

2.根据权利要求1所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第一多晶硅栅(107)与第三金属1(203)相连，第二P+注入区(109)与第四金属1(204)相连，第三N+注入区(110)与第五金属1(205)相连，第二多晶硅栅(111)与第六金属1(206)相连，第三P+注入区(113)与第七金属1(207)相连，第四N+注入区(114)与第八金属1(208)相连；

第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第三金属1(203)、第四金属1(204)、第五金属1(205)、第六金属1(206)均与第二金属2(210)相连；第七金属1(207)、第八金属1(208)均与第三金属2(209)相连；

从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第三金属

2(209)引出第二电极(302)，用作防护电路的第二电学应力端。

3.根据权利要求2所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：由第二N+注入区(106)和P阱(102)构成一二极管(D1)，由第一P+注入(105)、第一N阱(101)和P阱(102)构成一PNP型三极管(T1)；由第一N阱(101)、P阱(102)及第二N阱(103)构成一NPN型三极管(T2)；由第二N+注入区(106)、第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)、第三N+注入区(110)和P阱(102)构成一N型MOS管(M1)；由第二P+注入区(109)、第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)、第三P+注入区(113)和第二N阱(103)构成一P型MOS管(M2)；通过将N型MOS管(M1)栅极与第三N+注入区(110)由第三金属1(203)连接，实现N型MOS管(M1)电压与第二N阱(103)的体电阻电位耦合，通过将P型MOS管(M2)栅极与第三N+注入区(110)由第六金属1(206)连接,实现P型MOS管(M2)栅极电压与第二N阱(103)的体电阻电位耦合，N型MOS管(M1)与P型MOS管(M2)构成一对CMOS管，用于辅助所述高压保护集成电路，提高开启速度，降低触发电压，并增强电压钳制能力。

4.根据权利要求2所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：通过去除第二P+注入区(109)上的第四金属1(204)，由第二N+注入区(106)、P阱(102)及第三N+注入区(110)构成一NPN型三极管(T3)，来增强所述高压保护集成电路的电流分流能力，增强电路的ESD/EOS鲁棒性；由第二N+注入区(106)、第二N阱(103)及第三P+注入区(113)构成一PNP型三极管(T4)，以增强所述高压保护集成电路的电压钳位能力，进一步降低所述高压保护集成电路的闩锁风险。

5.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其应用电路特征还在于：所述高压保护集成电路均可通过在所述P衬底(100)上表面区域增加场氧隔离区域，以削弱增强所述高压保护集成电路的级联后的寄生效应，实现不同电源域的高压ESD/EOS防护需求。

6.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：所述高压保护集成电路均可通过将第二P+注入区(109)和第三N+注入区(110)沿所述高压保护集成电路宽度方向进行分段，并进行交替排布版图设计，来提高电路单元表面的电流分布均匀性，增强所述高压保护集成电路电路单元的ESD/EOS鲁棒性。

7.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：所述高压保护集成电路均可沿宽度方向堆叠，以增强电路抗ESD/EOS鲁棒性。