1.一种基于码率自适应的小型化LDPC编码器电路，其特征在于，包括：编码核心模块、重编码网络模块和流水线触发器组模块，其中，所述重编码网络模块用于将输入数据中的信噪比数据从输入数据中剥离；所述重编码网络模块包括多个多路选择器、多个双输入或门和多个双输入与门，其中，所述多个双输入与门依次级联，第一级与门的两个输入端分别输入一个字节的输入数据，后级与门的一个输入端连接前级与门的输出端，另一个输入端输入一个字节的输入数据；

所述多个双输入或门依次级联，第一级或门的一个输入端第一级与门的输出端，另一个输入端连接第二级与门的输出端；后级或门的一个输入端连接前级或门的输出端，另一个输入端连接后级与门的输出端；所述多个双输入或门的输出端分别连接至所述多个多路选择器；

所述多个多路选择器依次级联，每一级多路选择器的一个输入端置零，另一个输入端分别输入一个字节的输入数据，第一级多路选择器的使能端连接第一级与门的输出，后级多路选择器的使能端依次连接每一级或门的输出端；所述多个多路选择器的输出端分别连接所述流水线触发器组模块；

所述重编码网络模块中与门的数量与多路选择器的数量相同，或门数量＝与门数量‑

1；

所述流水线触发器组模块用于减小所述重编码网络模块与编码核心模块之间的路径延迟；

所述编码核心模块用于根据校验矩阵的数值对输入序列与校验矩阵进行多个周期的计算。

2.根据权利要求1所述的一种基于码率自适应的小型化LDPC编码器电路，其特征在于，所述流水线触发器组包括多个触发器，其中的第一个触发器直接连接输入信号，后续每个触发器的输入端分别连接至所述多个多路选择器的输出端，输出端依次拼接作为编码核心模块的输入。

3.根据权利要求2所述的一种基于码率自适应的小型化LDPC编码器电路，其特征在于，所述触发器的数量＝多路选择器数量+1。

4.根据权利要求3所述的一种基于码率自适应的小型化LDPC编码器电路，其特征在于，所述编码核心模块包括多个数量相同的左移寄存器和异或门树，其中左移寄存器和异或门树依次间隔设置，前级异或门树的输出作为后级左移寄存器的输入。

5.根据权利要求4所述的一种基于码率自适应的小型化LDPC编码器电路，其特征在于，所述多个左移寄存器的脉冲输入端口短接，第一级左移寄存器的一个输入端与后级异或门树的输出端连接，后级左移寄存器的输出端与前级异或门树连接，输入端与后级异或门树的输出端连接。

6.根据权利要求5所述的一种基于码率自适应的小型化LDPC编码器电路，其特征在于，所述异或门树包括多级级联的异或门，其中第一级异或门的输入端分别连接所述流水线触发器组的输出端，输出端连接下一级异或门的输入端，最后一级异或门的一个输入端连接上一级异或门的输出端，另一个输入端连接上一级左移寄存器的输出端，输出端连接下一级左移寄存器。