1.4晶体管双向异或非门CMOS集成电路，其特征在于：该电路包含：第一N型MOS晶体管NMOS(1)；第一P型MOS晶体管PMOS(2)；第二N型MOS晶体管NMOS(3)；第二P型MOS晶体管PMOS(4)；信号输入端A(5)；信号输入端B(6)；电源电压VDD(7)；XNOR逻辑门输出端(8)；第一金属导线M(9)；第二金属导线M(10)；第三金属导线M(11)；第四金属导线M(12)；第一N型MOS晶体管NMOS(1)的第一N型掺杂源漏区NSD(17)与第一P型MOS晶体管PMOS(2)的第一P型掺杂源漏区PSD(20)通过第一金属导线M(9)彼此相互连接，且第一N型MOS晶体管NMOS(1)的第一N型掺杂源漏区NSD(17)与第一P型MOS晶体管PMOS(2)的第一P型掺杂源漏区PSD(20)通过第一金属导线M(7)连接到电源电压VDD(7)上；第一N型MOS晶体管NMOS(1)的第一栅极NG(13)与第一P型MOS晶体管PMOS(2)的第一栅极PG(14)通过第三金属导线M相互连接，并连接到信号输入端A(5)；第二N型MOS晶体管NMOS(3)的第三N型掺杂源漏区NSD(19)与第二P型MOS晶体管PMOS(4)的第三P型掺杂源漏区PSD(22)通过第二金属导线M(10)彼此相互连接，且第二N型MOS晶体管NMOS(3)的第三N型掺杂源漏区NSD(19)与第二P型MOS晶体管PMOS(4)的第三P型掺杂源漏区PSD(22)通过第二金属导线M(10)连接到XNOR逻辑门输出端(8)上；第二N型MOS晶体管NMOS(3)的第二栅极NG(15)与第二P型MOS晶体管PMOS(4)的第二栅极PG(16)通过第四金属导线M相互连接，并连接到信号输入端B(6)；第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)共用第二N型掺杂源漏区NSD(18)；第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)共用第二P型掺杂源漏区PSD(21)。

2.一种如权利要求1所述的4晶体管双向异或非门CMOS集成电路的使用方法，其特征在于：4晶体管双向异或非门CMOS集成电路形成双向结构对称性；当信号输入端A(5)与信号输入端B(6)同时输入高电平时，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)同时处于导通、低阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于导通、低阻状态，电源电压VDD(7)经由第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路传递至XNOR逻辑门输出端(8)，使得XNOR逻辑门输出端(8)为高电平状态；当信号输入端A(5)与信号输入端B(6)同时输入低电平时，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)处于导通、低阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于导通、低阻状态，电源电压VDD(7)经由第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路传递至XNOR逻辑门输出端(8)，使得XNOR逻辑门输出端(8)为高电平状态；当信号输入端A(5)输入高电平，且信号输入端B(6)输入低电平时，第一N型MOS晶体管NMOS(1)处于导通、低阻状态，第二N型MOS晶体管NMOS(3)处于截止、高阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于截止、高阻状态，PMOS2(4)处于导通、低阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于截止、高阻状态，使得XNOR逻辑门输出端(8)为低电平状态；当信号输入端A(5)输入低电平，且信号输入端B(6)输入高电平时，第一N型MOS晶体管NMOS(1)处于截止、高阻状态，第二N型MOS晶体管NMOS(3)处于导通、低阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于导通、低阻状态，PMOS2(4)处于截止、高阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于截止、高阻状态，使得XNOR逻辑门输出端(8)为低电平状态；通过上述过程实现对XNOR逻辑门输出端(8)的异或非逻辑门输出功能；4晶体管双向异或非门CMOS集成电路形成双向结构对称性。

3.根据权利要求2所述的4晶体管双向异或非门CMOS集成电路的使用方法，其特征在于：双向结构对称性使得当电源电压VDD(7)与XNOR逻辑门输出端(8)互换，即当第一金属导线M(9)与XNOR逻辑门输出端(8)相互连接，且第四金属导线M(12)与电源电压VDD(7)相互连接时，XNOR逻辑门输出端(8)所述4晶体管双向异或非门CMOS集成电路亦对XNOR逻辑门输出端(8)输出异或非逻辑。

4.一种如权利要求1所述的4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底的连接方法，其特征在于：4晶体管双向异或非门CMOS集成电路在SOI晶圆硅衬底上的连接方式为：SOI晶圆硅衬底(33)上方为SOI晶圆的衬底绝缘层(32)，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域的前侧从左至右依次为第一P型掺杂源漏区PSD(20)、第二半导体薄膜(24)，第二P型掺杂源漏区PSD(21)、第四半导体薄膜(26)和第三P型掺杂源漏区PSD(22)，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域的后侧从左至右依次为第一N型掺杂源漏区NSD(17)、第一半导体薄膜(23)、第二N型掺杂源漏区NSD(18)、第三半导体薄膜(25)和第三N型掺杂源漏区NSD(19)；第一半导体薄膜(23)和第三半导体薄膜(25)为本征半导体或P型掺杂半导体，第二半导体薄膜(24)和第四半导体薄膜(26)为本征半导体或N型掺杂半导体；第一半导体薄膜(23)、第二半导体薄膜(24)、第三半导体薄膜(25)和第四半导体薄膜(26)上方分别为第一栅极绝缘层(27)、第二栅极绝缘层(28)、第三栅极绝缘层(29)和第四栅极绝缘层(30)；第一栅极绝缘层(27)、第二栅极绝缘层(28)、第三栅极绝缘层(29)和第四栅极绝缘层(30)的上方分别为第一栅极NG(13)、第一栅极PG(14)、第二栅极NG(15)和第二栅极PG(16)；第一栅极NG(13)和第一栅极PG(14)上表面与第三金属导线M(11)相互接触；第二栅极NG(15)和第二栅极PG(16)上表面与第四金属导线M(12)相互接触；第一N型掺杂源漏区NSD(17)的上表面和第一P型掺杂源漏区PSD(20)的上表面的部分区域与第一金属导线M(9)相互接触；第三N型掺杂源漏区NSD(19)和第三P型掺杂源漏区PSD(22)的上表面的部分区域与第四金属导线M(12)相互接触；第二金属导线M(10)与信号输入端A(5)相互连接；第三金属导线M(11)与信号输入端B(6)相互连接；第一金属导线M(9)与电源电压VDD(7)相互连接；第四金属导线M(12)与XNOR逻辑门输出端(8)相互连接，形成了4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底(33)具有双向对称结构。

5.根据权利要求4所述的4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底的连接方法，其特征在于：4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底(33)具有双向对称结构，在电源电压VDD(7)与XNOR逻辑门输出端(8)相互对调的情况下亦输出异或非逻辑，形成了双向异或非逻辑。