1.一种高低肖特基势垒无掺杂XNOR逻辑数字芯片，其特征在于，该数字芯片的底部设有硅晶圆衬底(1)，所述硅晶圆衬底(1)的上方设有掩埋绝缘氧化层(2)，掩埋绝缘氧化层(2)为绝缘材料层，掩埋绝缘氧化层(2)的上方设有无掺杂半导体层(3)、低肖特基势垒源区(4)、高肖特基势垒源区(6)、低肖特基势垒漏区(5)、高肖特基势垒漏区(7)、隔离绝缘介质(8)、栅控绝缘层(9)、近源栅电极(11)和近漏栅电极(12)；无掺杂半导体层(3)为杂质浓度

15 ‑3

低于10 cm 的半导体层，无掺杂半导体层(3)的上表面和前后侧表面的左右两侧与栅控绝缘层(9)相互接触；无掺杂半导体层(3)的上表面和前后侧表面的中央部分与隔离绝缘介质(8)相互接触；低肖特基势垒源区(4)和高肖特基势垒源区(6)为金属、合金或金属硅化物；

低肖特基势垒源区(4)位于无掺杂半导体层(3)的左侧；低肖特基势垒源区(4)的右侧表面与无掺杂半导体层(3)的左侧表面相互接触的区域形成阻挡型接触；低肖特基势垒源区(4)与无掺杂半导体层(3)的导带底之间所形成的势垒高度低于低肖特基势垒源区(4)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；高肖特基势垒源区(6)位于无掺杂半导体层(3)的左侧；高肖特基势垒源区(6)的右侧表面与无掺杂半导体层(3)的左侧表面相互接触的区域形成阻挡型接触；高肖特基势垒源区(6)与无掺杂半导体层(3)的导带底之间所形成的势垒高度高于低肖特基势垒源区(4)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；低肖特基势垒源区(4)的前侧表面和高肖特基势垒源区(6)的后侧表面与隔离绝缘介质(8)相互接触；低肖特基势垒源区(4)的后侧表面与高肖特基势垒源区(6)的前侧表面相互接触；低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的左侧与源电极(13)相互接触，低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的右侧与隔离绝缘介质(8)相互接触；

低肖特基势垒漏区(5)和高肖特基势垒漏区(7)为金属、合金或金属硅化物；低肖特基势垒漏区(5)设于无掺杂半导体层(3)的右侧；低肖特基势垒漏区(5)的左侧表面与无掺杂半导体层(3)的右侧表面相互接触的区域形成阻挡型接触；低肖特基势垒漏区(5)与无掺杂半导体层(3)的导带底之间所形成的势垒高度低于低肖特基势垒漏区(5)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；高肖特基势垒漏区(7)位于无掺杂半导体层(3)的右侧；高肖特基势垒漏区(7)的左侧表面与无掺杂半导体层(3)的右侧表面相互接触的区域形成阻挡型接触；高肖特基势垒漏区(7)与无掺杂半导体层(3)的导带底之间所形成的势垒高度高于低肖特基势垒漏区(7)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；低肖特基势垒漏区(5)的后侧表面和高肖特基势垒漏区(7)的前侧表面与隔离绝缘介质(8)相互接触；低肖特基势垒漏区(5)的前侧表面与高肖特基势垒漏区(7)的后侧表面相互接触；

低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的右侧与漏电极(14)相互接触，低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的左侧与隔离绝缘介质(8)相互接触；隔离绝缘介质(8)为绝缘体；近源栅控绝缘层(9)为绝缘体；近源栅控绝缘层(9)的上表面和前后侧表面与近源栅电极(11)相互接触；近漏栅控绝缘层(10)的上表面和前后侧表面与近漏栅电极(12)相互接触；近源栅电极(11)和近漏栅电极(12)为金属、合金、多晶硅或金属硅化物；近源栅电极(11)与近源栅控绝缘层(9)的上表面以及前后侧表面相互接触，近源栅电极(11)通过栅控绝缘层(9)与无掺杂半导体层(3)彼此相互绝缘隔离，近源栅电极(11)通过隔离绝缘介质(8)与源电极(13)和漏电极(14)彼此绝缘隔离；近漏栅电极(12)与近漏栅控绝缘层(10)的上表面以及前后侧表面相互接触，近漏栅电极(12)通过栅控绝缘层(10)与无掺杂半导体层(3)彼此相互绝缘隔离，近漏栅电极(12)通过隔离绝缘介质(8)与源电极(13)和漏电极(14)彼此绝缘隔离；近源栅电极(11)与近漏栅电极(12)通过隔离绝缘介质(8)彼此绝缘隔离；源电极(13)为金属、合金或金属硅化物，源电极(13)的下表面与低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的左侧相互接触；漏电极(14)为金属、合金或金属硅化物，漏电极(14)的下表面与低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的右侧相互接触并形成欧姆类型的反阻挡层接触。

2.一种如权利要求1所述的高低肖特基势垒无掺杂XNOR逻辑数字芯片的使用方法，其特征在于：近源栅电极(11)为XNOR逻辑的一个输入端；近漏栅电极(12)为XNOR逻辑的另一个输入端；漏电极(14)为XNOR逻辑的电源电压输入端；源电极(13)为XNOR逻辑输出端；当近源栅电极(11)和近漏栅电极(12)同时处于正向偏置，且漏电极(14)处于正向偏置，无掺杂半导体层(3)在近源栅电极(11)和近漏栅电极(12)的共同作用下，通过电场效应在掺杂半导体层(3)的导带形成电子沟道，使电子从源电极(13)流至低肖特基势垒源区(4)，并经过无掺杂半导体层(3)的导带形成的电子沟道流向低肖特基势垒漏区(5)，再从漏电极(14)流出，高低肖特基势垒无掺杂XNOR逻辑数字芯片此时处于低阻状态，当高低肖特基势垒无掺杂XNOR逻辑数字芯片通过源电极(13)与外部负载电路连接时，高低肖特基势垒无掺杂XNOR逻辑数字芯片输出逻辑1；当近源栅电极(11)和近漏栅电极(12)同时处于反向偏置，且漏电极(14)处于正向偏置，无掺杂半导体层(3)在近源栅电极(11)和近漏栅电极(12)的共同作用下，通过电场效应在掺杂半导体层(3)的价带形成空穴沟道，使空穴从漏电极(14)流至高肖特基势垒漏区(7)，并经过无掺杂半导体层(3)的价带形成的空穴沟道流向高肖特基势垒源区(6)，再从源电极(1)流出，高低肖特基势垒无掺杂XNOR逻辑数字芯片此时处于低阻状态，当高低肖特基势垒无掺杂XNOR逻辑数字芯片通过源电极(13)与外部负载电路连接时，高低肖特基势垒无掺杂XNOR逻辑数字芯片输出逻辑1；当近源栅电极(11)和近漏栅电极(12)其中一个处于正向偏置，另一个处于反向偏置，且漏电极(14)处于正向偏置，近源栅电极(11)和近漏栅电极(12)之中处于正向偏置的一个通过电场效应阻挡空穴从漏电极(14)流向源电极(13)，近源栅电极(11)和近漏栅电极(12)之中处于反向偏置的一个通过电场效应阻挡电子从源电极(13)流向漏电极(14)，高低肖特基势垒无掺杂XNOR逻辑数字芯片此时处于高阻状态，当高低肖特基势垒无掺杂XNOR逻辑数字芯片通过源电极(13)与外部负载电路连接时，高低肖特基势垒无掺杂XNOR逻辑数字芯片输出逻辑0。

3.一种如权利要求1所述的高低肖特基势垒无掺杂XNOR逻辑数字芯片的制造方法，其特征在于：制造步骤如下：

步骤一：提供一个SOI晶圆，最下方为硅晶圆衬底(1)，硅衬底的上面是掩埋绝缘氧化层(2)，掩埋绝缘氧化层(2)的上表面为半导体薄膜，通过光刻、刻蚀和淀积工艺，初步形成半导体薄膜(3)；

步骤二：通过淀积工艺，在步骤二基础之上淀积隔离绝缘介质，再通过平坦化处理至露出半导体薄膜(3)，初步形成隔离绝缘介质(8)；再通过刻蚀工艺刻蚀掉半导体薄膜(3)的左右两侧的部分区域至露出掩埋绝缘氧化层(2)，进一步形成半导体薄膜(3)；通过淀积金属、合金或金属硅化物后进行平坦化处理至露出半导体薄膜(3)，再通过刻蚀工艺刻蚀掉半导体薄膜(3)左右两侧的金属、合金或金属硅化物的后侧部分区域，形成低肖特基势垒源区(4)和低肖特基势垒漏区(5)，再次通过淀积金属、合金或金属硅化物后进行平坦化处理至露出半导体薄膜(3)，形成低肖特基势垒漏区(5)和高肖特基势垒漏区(7)；

步骤三：通过刻蚀工艺刻蚀掉半导体薄膜(3)前后表面的左右两侧部分所对应的隔离绝缘介质(8)的部分区域至露出掩埋绝缘氧化层(2)，进一步形成隔离绝缘介质(8)；

步骤四：通过淀积工艺，在步骤三基础之上淀积栅控绝缘层，再通过平坦化处理至露出半导体薄膜(3)，初步形成近源栅控绝缘层(9)和近漏栅控绝缘层(10)；

步骤五：通过光刻、刻蚀工艺，刻蚀掉步骤四所形成的位于半导体薄膜(3)的上方部分的近源栅控绝缘层(9)的上方区域至露出掩埋绝缘氧化层(2)；刻蚀掉步骤四所形成的位于半导体薄膜(3)的上方部分的近漏栅控绝缘层(10)的上方区域至露出掩埋绝缘氧化层(2)；

刻蚀掉步骤四所形成的位于半导体薄膜(3)的下方部分的近源栅控绝缘层(9)的下方区域至露出掩埋绝缘氧化层(2)；刻蚀掉步骤四所形成的位于半导体薄膜(3)的下方部分的近漏栅控绝缘层(10)的下方区域至露出掩埋绝缘氧化层(2)；进一步形成近源栅控绝缘层(9)和近漏栅控绝缘层(10)，并为近源栅电极(11)和近漏栅电极(12)的部分区域预留空间；

步骤六：通过淀积工艺，在步骤五基础之上淀积金属、合金、多晶硅或金属硅化物，再通过平坦化处理至露出半导体薄膜(3)，初步形成近源栅电极(11)和近漏栅电极(12)；

步骤七：通过淀积工艺，在步骤六基础之上淀积绝缘层，进一步形成隔离绝缘介质(8)；

并通过刻蚀工艺刻蚀掉绝缘层左右两侧中央部分至露出半导体薄膜(3)，再通过淀积工艺淀积绝缘层，再通过平坦化处理至露出隔离绝缘介质(8)，进一步形成近源栅控绝缘层(9)和近漏栅控绝缘层(10)；再通过刻蚀工艺刻蚀掉位于半导体薄膜(3)的上方部分的近源栅控绝缘层(9)的上方区域至露出步骤六所初步形成的近源栅电极(11)和位于半导体薄膜(3)的下方部分的近源栅控绝缘层(9)的下方区域至露出步骤六所初步形成的近源栅电极(11)；刻蚀掉位于半导体薄膜(3)的上方部分的近漏栅控绝缘层(10)的上方区域至露出步骤六所初步形成的近漏栅电极(12)和位于半导体薄膜(3)的下方部分的近漏栅控绝缘层(10)的下方区域至露出步骤六所初步形成的近漏栅电极(12)；再通过淀积工艺淀积金属、合金、多晶硅或金属硅化物，再通过平坦化处理至露出隔离绝缘介质(8)，进一步形成近源栅电极(11)和近漏栅电极(12)；

步骤八：通过淀积工艺，在步骤七基础之上淀积绝缘层，平坦化后再通过刻蚀工艺刻蚀掉位于步骤七所生成的近源栅电极(11)、近漏栅电极(12)以及近源栅控绝缘层(9)和近漏栅控绝缘层(10)上方的绝缘层，进一步形成隔离绝缘介质(8)，再通过淀积工艺淀积金属、合金、多晶硅或金属硅化物，平坦化至露出隔离绝缘介质(8)，进一步形成近源栅电极(11)和近漏栅电极(12)；

步骤九：通过刻蚀工艺，在步骤八基础之上刻蚀掉部分隔离绝缘介质(8)至露出低肖特基势垒源区(4)和高肖特基势垒源区(6)左侧的上表面，及低肖特基势垒漏区(5)和高肖特基势垒漏区(7)右侧的上表面，为源电极(13)和漏电极(14)预留空间；

步骤十：通过淀积工艺，在步骤九基础之上淀积金属、合金或金属硅化物，再通过平坦化处理至露出隔离绝缘介质(8)的上表面，形成源电极(13)和漏电极(14)。