1.一种时钟检测电路，其特征在于，包括第一脉冲发生器、第二脉冲发生器、计数器和定时器，所述第一脉冲发生器的输入端与所述计数器的Q0端子相连，所述第一脉冲发生器的输出端外接第一或门的输入端，所述第二脉冲发生器的输入端外接clk端子，所述第二脉冲发生器的输出端外接所述第一或门的输入端，所述第一或门的输出端通过第一开关、电流源外接dvdd端子，所述电流源通过第一非门和第二非门外接有锁存器，所述锁存器与所述计数器的clk端子相连，所述计数器的Q1端子外接有触发器，所述触发器外接有逻辑门电路，所述触发器的Q端子通过第二或门外接有clk_abnormal端子，所述第二或门的输入端通过所述定时器外接有I2C_cmd端子和I2C_clr端子。

2.根据权利要求1所述的一种时钟检测电路，其特征在于，所述第二脉冲发生器和所述触发器之间设有第三或门，所述第三或门的其一输入端与所述锁存器相连，所述第三或门的另一输入端与所述第二脉冲发生器的输出端相连，所述第三或门的输出端与所述触发器的clk端子相连。

3.根据权利要求1所述的一种时钟检测电路，其特征在于，所述逻辑门电路包括第一或非门、第二或非门、第一与门、第一与非门、第四或门和第三非门，所述触发器的Rn端子与所述第三非门的输出端相连，所述第三非门的输入端与所述第二或非门的输出端相连，所述第二或非门的其一输入端与所述第二脉冲发生器的输出端相连，所述第二或非门的另一输入端与所述第一与非门的输出端相连，所述第一与非门的其一输入端与所述第一与门的输出端相连，所述第一与非门的另一输入端与所述第四或门的输出端相连，所述第一与门的其一输入端与所述第一或非门的输出端相连，所述第一与门的另一输入端外接有Rn端子，所述第一或非门的两个输入端分别外接有CLK_DTC_EN端子和PWS_EN端子，所述第四或门的两个输入端分别外接有CO端子和DO端子。

4.根据权利要求1所述的一种时钟检测电路，其特征在于，所述触发器设置为D型触发器。