1.一种优化空间利用率芯片设计方法，其特征在于，包括以下步骤：步骤S1：获取芯片历史元件数据以及寄存器传输级别数据；对芯片历史元件数据进行局部最优分析，从而得到局部最优元件数据；对寄存器传输级别数据进行时序约束满足条件下的随机梯度分析，从而得到优化电路参数映射数据；

步骤S2：获取芯片设计指标数据以及芯片元件数据；对局部最优元件数据以及芯片设计指标数据进行指标局部最优匹配，从而得到最优指标元件数据；根据最优指标元件数据对芯片元件数据以及优化电路参数映射数据进行微架构构建，从而得到空间层次结构优化模型；步骤S2包括以下步骤：步骤S21：获取芯片设计指标数据以及芯片元件数据；

步骤S22：对局部最优元件数据以及芯片设计指标数据进行热环境回归神经网络构建，从而得到热环境回归模型；

步骤S23：基于热环境回归模型进行动态功耗预测，从而得到动态功耗预测数据；

步骤S24：对动态功耗预测数据以及芯片设计指标数据进行指标局部最优匹配，从而得到最优指标元件数据；

步骤S25：根据最优指标元件数据对芯片元件数据进行逻辑模块划分，从而得到逻辑模块划分数据集；

步骤S26：对优化电路参数映射数据以及逻辑模块划分数据集进行最优数据通路参数分析，从而得到最优数据通路数据；

步骤S27：对最优数据通路数据进行相邻逻辑模块间的流动方式分类，从而得到连接流动模块通路数据；

步骤S28：对连接流动模块通路数据进行最小占用面积集成以及最小布线长度的微架构构建，从而得到空间层次结构优化模型；步骤S28包括以下步骤：步骤S281：对连接流动模块通路数据进行最优性能的数据通路图构建，从而得到最优性能数据通路模型，其中最优性能的数据通路图构建包括流动路径构建、数据宽度加权以及关键元件分布构建；

步骤S282：基于最优性能数据通路模型进行芯片功能模块间的控制关系分析，从而得到控制关系分析数据；

步骤S283：基于最优性能数据通路模型并根据控制关系分析数据对芯片元件数据进行时序约束分析，从而得到数据通路控制逻辑模型，其中时序约束分析包括时钟控制分析、状态机分析以及每个模块的控制信号分析；

步骤S284：基于数据通路控制逻辑模型对优化电路参数映射数据进行模拟高级综合处理，从而得到寄存器传输级别性能数据；

步骤S285：对寄存器传输级别性能数据进行合成门级网表功耗预测，从而得到合成功耗预测数据；

步骤S286：基于数据通路控制逻辑模型并根据合成功耗预测数据对优化电路参数映射数据进行关键元件层次结构构建，从而得到层次结构分布模型；

步骤S287：对层次结构分布模型进行最小占用面积集成以及最小布线长度的微架构构建，从而得到空间层次结构优化模型；

步骤S3：基于空间层次结构优化模型进行嵌入式空间平衡分析，从而得到嵌入式平衡分析数据；步骤S3包括以下步骤：步骤S31：基于空间层次结构优化模型进行寄存器传输级别分析，并进行门级电路网表转换，从而得到门级电路网表数据；

步骤S32：对门级电路网表数据进行逻辑器件版图映射，从而得到布局版图数据；

步骤S33：对布局版图数据进行时延信息提取，从而得到时延参数数据；

步骤S34：对时延参数数据进行静态时序验证，从而得到静态时序验证数据；

步骤S35：根据静态时序验证数据对空间层次结构优化模型进行设计规则修正以及电路规则修正，从而得到层次结构优化修正模型；

步骤S36：基于层次结构优化修正模型进行嵌入式空间平衡分析，从而得到嵌入式平衡分析数据；步骤S36包括以下步骤：步骤S361：对层次结构优化修正模型进行三层次划分，从而得到芯片级结构数据、模块级结构数据以及子模块级结构数据；

步骤S362：对芯片级结构数据、模块级结构数据以及子模块级结构数据进行共享资源节点标记，从而得到共享资源节点数据；

步骤S363：利用随机森林算法并根据共享资源节点数据对层次结构优化修正模型进行集成度最优迭代，从而得到优化集成层次模型；

步骤S364：对优化集成层次模型进行布线层次面积平衡，从而得到层次结构平衡模型；

步骤S365：基于层次结构平衡模型进行嵌入式空间平衡分析，从而得到嵌入式平衡分析数据，其中嵌入式空间平衡分析包括不同层次的资源利用率平衡分析、不同层次的性能指标平衡分析、模块间距平衡分析以及冗余程度平衡分析；

步骤S4：根据嵌入式平衡分析数据对空间层次结构优化模型进行嵌入式学习迁移，从而得到空间利用率优化模型。

2.根据权利要求1所述的优化空间利用率芯片设计方法，其特征在于，步骤S1包括以下步骤：步骤S11：获取芯片历史元件数据，其中芯片历史元件数据包括元件性能历史数据、电气参数历史数据以及工艺特性历史数据；

步骤S12：根据工艺特性历史数据对元件性能历史数据以及电气参数历史数据进行数据聚类，从而得到芯片元件聚类数据，其中数据聚类包括元件材料特性聚类以及元件连接时序特性聚类；

步骤S13：对芯片元件聚类数据进行不同元件的局部最优分析，从而得到局部最优元件数据，其中不同元件的局部最优分析包括性能局部最优分析、功耗局部最优分析和面积利用率局部最优分析，其中功耗局部最优分析包括不同温度的功耗分析以及不同工作负载的功耗分析；

步骤S14：获取寄存器传输级别数据，其中寄存器传输级别数据包括电路逻辑历史数据、电路结构历史数据以及时间约束历史数据；

步骤S15：对寄存器传输级别数据进行时序约束满足条件下的随机梯度分析，从而得到优化电路参数映射数据。

3.根据权利要求2所述的优化空间利用率芯片设计方法，其特征在于，步骤S15包括以下步骤：步骤S151：对电路逻辑历史数据进行逻辑模块识别，从而得到逻辑模块数据；

步骤S152：根据逻辑模块数据对电路逻辑历史数据进行元件连接关系构建，从而得到元件连接关系网络模型；

步骤S153：对元件连接关系网络模型进行逻辑模块之间的信号传输路径关系分析，从而得到信号传输路径关系数据，其中逻辑模块之间的信号传输路径关系分析包括信号的输入关系分析、输出关系分析以及时序关系分析；

步骤S154：对信号传输路径关系数据进行元件逻辑图构建，从而得到元件逻辑网络模型；

步骤S155：对电路结构历史数据进行关键元件布局分析，从而得到关键元件布局数据，其中关键元件布局分析包括逻辑模块布局分析、寄存器布局分析以及存储器布局分析；

步骤S156：根据关键元件布局数据对电路结构历史数据进行元件空间模型构建，从而得到元件空间模型，其中元件空间模型构建包括相对位置向量布局以及布线规则向量布局；

步骤S157：对元件空间模型进行元件之间的布局空间约束分析，从而得到元件布局约束分析数据，其中元件之间的布局空间约束分析包括物理约束分析以及信号传输路径长度约束分析；

步骤S158：根据元件布局约束分析数据对元件空间模型进行二维平面抽象映射，从而得到布局空间模型；

步骤S159：对元件逻辑网络模型以及布局空间模型进行时序约束满足条件下的随机梯度分析，从而得到优化电路参数映射数据。

4.根据权利要求3所述的优化空间利用率芯片设计方法，其特征在于，步骤S159包括以下步骤：根据关键元件布局数据对元件逻辑网络模型以及布局空间模型进行特征匹配，从而得到电路逻辑分布模型；

基于电路逻辑分布模型对时间约束历史数据进行时序关系约束分析，从而得到时序关系数据，其中时序关系数据包括信号传输延迟关系数据、时钟频率关系数据以及数据通路关系数据；

根据信号传输延迟关系数据、时钟频率关系数据以及数据通路关系数据对电路逻辑分布模型进行参数全卷积映射，从而得到映射参数数据；

对映射参数数据进行时序约束满足条件下的随机梯度分析，从而得到优化电路参数映射数据。

5.根据权利要求1所述的优化空间利用率芯片设计方法，其特征在于，步骤S4包括以下步骤：步骤S41：对嵌入式平衡分析数据进行特征向量降维，从而得到平衡低维向量数据；

步骤S42：基于空间层次结构优化模型进行并根据平衡低维向量数据进行微架构空间利用率预测，从而得到空间利用率预测数据；

步骤S43：根据空间利用率预测数据对空间层次结构优化模型进行嵌入式学习迁移，从而得到空间利用率优化模型。

6.一种芯片，其特征在于，由如权利要求1所述的优化空间利用率芯片设计方法所设计制成。